FSM que é melhor para o projeto em Verilog?

[harshaperla]

Leia este tutorial: http://electrosofts.com/verilog/fsm.html Moore é fácil de projetar, mas mealy é mais rápido e otimizado. harshaperla

 

[manuk]

Colegas, alguém tem experiência com gerador integrado no FSM Designer Menthor do HDL? Eu sempre escrevo FSM manualmente, mas gostaria de saber sua opinião. Muito tempo é necessário para estudar, e que seria melhor primeiro ler alguns comentários sobre isso antes.

 

[nemolee]

Acho que não precisa de cuidados o método que usamos. Se todos os sinais de entrada são síncronas em seu projeto, você pode usar o modo mealy. Para o meu uso, eu sempre misturar estes dois conceitos de design. Para sua referência.

 

[vongy]

Quero desenhar cpu decodificador, que fsm é melhor, por quê?

 

[shiv_emf]

cpu é uma combinação de alu unidade de controle n! unidade de controle deve ser preciso ele n shud gerar sinais asychronous bem como asynhronous, portanto, unidade de controle pode ser projetado com base no n alu Mealy é sychronous para o relógio .. assim moore é melhor opção!

 

[sp3_kapil]

Moore sobre Mealy Na máquina de Mealy, a saída depende da entrada. Assim, qualquer entrada glitchy será propagado para a saída. Por outro lado, em mais de saída da máquina de estado depende do estado só. Portanto, não glitches na saída. Mealy mais de Moore Moore StateMachine requer uma flipflop (denota um estado extra) mais de Mealy. Então, sempre haverá uma latência relógio em mais de Moore Mealy. Então isto é um trade-off. Você como um designer tem que decidir sobre o tipo de máquina de estado para uso.

 

[bobn]

http://www.ecs.umass.edu/ece/hill/ece221.dir/exFSM.html Alguns exercícios úteis e alguns métodos. Útil para iniciantes

 

[manasiw2]

Oi tudo, do ponto de vista implementaion eu li Moore são melhor adequados para FPGAs ao invés de CPLDs.Is apenas porque FPGAs têm flipflops mais de CPLDs? i gostaria de saber as opiniões sobre isso. Obrigado antecipadamente.