FSM que é melhor para o projeto em Verilog?

K

kunal1514

Guest
Enquanto desiging em verilog. Fsm que é melhor "Mealy" ou "Moore" fsm e por quê?
 
Moore sobre Mealy Na máquina de Mealy, a saída depende da entrada. Assim, qualquer entrada glitchy será propagado para a saída. Por outro lado, em mais de saída da máquina de estado depende do estado só. Portanto, não glitches na saída. Mealy mais de Moore Moore StateMachine requer uma flipflop (denota um estado extra) mais de Mealy. Então, sempre haverá uma latência relógio em mais de Moore Mealy. Então isto é um trade-off. Você como um designer tem que decidir sobre o tipo de máquina de estado para uso.
 
Principalmente se u gerar qualquer sinais de controle u não deve ter quaisquer falhas, nesse caso, é melhor usar do que moore mealy
 
Moore StateMachine requer dá saída à beira do relógio, mas na máquina mealy o / p vem naquele momento quando a condição é satisfeita significa um atraso de ciclo de clock ocorre em máquina de Moore. Máquina de estado é preferrence também dependem da condição que ur projetar para caminho de controle ou o caminho de dados.
 
Moore é mais preferido para meally porque sua saída é mais síncrona para clk e, portanto, não nt produzir falhas ......
 
moore leva pelo menos um ciclo de relógio mais de mealy.But em mealy, a lógica pente de saída pode produzir falhas. qualquer projeto pode ser dividido em, 1) caminho de dados. 2) caminho de controle. para projetar dados u caminho pode escolher mealy como é mais rápido. para a concepção de caminho de controle u pode escolher moore como é falha livre assim é confiável.
 
Oi Subramanyam, Você disse que "para a elaboração de dados u caminho pode escolher mealy como é mais rápido." Sabemos que todo o sistema digital pode ser dividida em "caminho de controle" "caminho de dados". E "caminho de controle" é usado para controlar "caminho de dados". Mas quando a implementar "caminho de dados" com FSM? Quem pode dar um exemplo simples? Atenciosamente, Davy
 
bem, moore é para o caminho e controle de mealy de caminho de dados uma vez que em mealy você pode ter a saída do atual estado logo após você fornecer uma entrada para ele (que é a partir da máquina moore), u não vai precisar esperar o próximo ciclo de clock para obtê-lo isso é para que você possa encontrar o próximo estado na máquina de moore e, assim, os comandos de controle próximo a ser utilizado u pode ter todo um sistema representado como uma FSM com ações o que significa que u tem certas condições para a entrada , se eles estão satisfeitos, então a saída é assim e assim (nas transições para mealy) e então esta máquina é traduzido em um dispositivo e uma parte de controle mas é claro que u pode ter um FSM puro apenas para um dispositivo não específicas exemplo eu tenho agora para esclarecer, mas é encontrado
 
isso depende da implementação do circuito. Se o atraso não é necessário, ir para outra mealy moore .. obrigado
 
Alguém pode me sugerir algum livro que explica como criar u FSMs em detalhes? Obrigado
 
[Quote = adityakant] depende da implementação do circuito. Se o atraso não é necessário, ir para outra mealy moore .. [/Quote] correto, Moore e Mealy são frequentemente discutidos no livro. quando você faz design, você não pensa muito sobre Moore e Mealy. [Quote = angadir] Alguém pode me sugerir algum livro que explica como criar u FSMs em detalhes? [/Quote] Por favor, faça uma pesquisa neste fórum, você vai encontrar muitos livros falando sobre design digital FSM.
 
Mealy é de transição baseado Moore é baseada Stae. Anmol
 
Oi, Você pode consultar Zvonksi e Brown, sistemas digitais usando Verilog / VHDL. É bom livro que contém explicação do FSM com codificações.
 
Oi, eu tenho alguns materiais que estão no FSM de modelagem usando Verilog e VHDL.
 
Caro Davy, estou meio confuso sobre o que você disse sobre o "caminho de dados projetar u pode escolher mealy como é mais rápido". Gostaria de explicar mais detalhadamente? Obrigado antecipadamente.
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Oi richardyue, por favor, pergunte Subramanyam sobre a questão, Obrigado :)! Davy
 
Hii Davy, que é exatamente o que eu aprendi, mas nunca pensei sobre meus dados afirmação de design caminho. Parece ser ur declaração está correta, mas eu realmente quero saber de você que é impossível projetar caminho de dados usando fsm? obrigado, Subbu.
 
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