Eu preciso chegar ao fundo deste

[juggler]

Onde você obter o vetor de sample_in? Que conduz? [QUOTE /] Sample_in vem da saída de um conversor de série para paralelo bloco que é alimentado a partir do bordo codec de áudio

 

[shaiko]

Gostaria de verificar que "sample_in" não é todos os zeros ou um valor inválido outro ... conectá-lo através do FPGA para o leds para ver.

 

[juggler]

Gostaria de verificar que "sample_in" não é todos os zeros ou um valor inválido outro ... conectá-lo através do FPGA para o leds para ver.

Definitivamente não zeros, eu verifiquei com LEDs.

 

[shaiko]

Primeiro, disse que conseguiu mudar o volume ao utilizar valores constantes. Por isso - o controle de volume funciona. Agora, verificou-se que você obtenha exatamente o que você quer com os pinos de saída FPGA. Por isso - o FPGA funciona. Isso deixa uma opção: Há um problema com a forma como você entende o volume deve ser controlada. Por favor, forneça a folha de dados do controlador de volume.

 

[juggler]

Primeiro, disse que conseguiu mudar o volume ao utilizar valores constantes. Por isso - o controle de volume funciona. Agora, verificou-se que você obtenha exatamente o que você quer com os pinos de saída FPGA. Por isso - o FPGA funciona. Isso deixa uma opção: Há um problema com a forma como você entende o volume deve ser controlada. Por favor, forneça a folha de dados do controlador de volume.

Concordo. No entanto eu não vejo por que deveria importar se VCC está conectado (isso funciona) para a entrada de volume ou Switches. Eu até tentei com alguns interruptores individuais, certamente este é o mesmo que apenas conectar VCC? se não for, então talvez é onde meu entendimento não me.

 

[shaiko]

Qual é o nível de tensão VCC você conectá-lo a? Qual é a lógica de buffer FPGA '1 'nível de tensão? Pode ser que os pinos controlador VOLUME precisa 3.3V enquanto que os buffers FPGA padrão de saída para uma menor lógica '1 'nível de tensão. Por favor, forneça a folha de dados do dispositivo de volume controlado no DE2.

 

[juggler]

Qual é o nível de tensão VCC você conectá-lo a? Qual é a lógica de buffer FPGA '1 'nível de tensão? Pode ser que os pinos controlador VOLUME precisa 3.3V enquanto que os buffers FPGA padrão de saída para uma menor lógica '1 'nível de tensão. Por favor, forneça a folha de dados do dispositivo de volume controlado no DE2.

Os níveis de tensão que vejo são os pinos de I / O que são todos padrão 3.3ve 24mA LVTTL. Eu não sei como verificar qualquer outra tensão. O que quer dizer dispositivo volume controlado? o codec de áudio IC? Se fosse um problema de nível de tensão, então certamente utilizando os buffers tristate deveria ter trabalhado com vcc Isso é um outro dia inteiro eu passei mexer com isso.

 

[shaiko]

1. Por favor, forneça a folha de dados para o codec de áudio. 2. Você disse que quando os pinos do codec de entrada onde ligados a VCC funcionou - Como você fez isso, se estes pinos são conectados ao FPGA?

 

[juggler]

Ok eu tenho que trabalhar. Era algo que eu não tinha idéia do que fazer a diferença, mas pensei que iria tentar. Eu espero que você pode ser capaz de explicar ou me ajudar a entender por que isso faz diferença o que eu adicionei alguns projetos outros que eu já vi chamar um gasoduto tampão código abaixo De olhar para isso, simplesmente parece que as amostras de áudio estão sendo sincronizados até a borda do relógio do sistema, mas eu não entendo por que é necessário.

 biblioteca IEEE; IEEE.std_logic_1164.all uso; pipeline_buffer entidade é a porta (clk: em std_logic; lrclk: em std_logic; reset: em std_logic; - dados sample_in_left: em std_logic_vector (15 downto 0); sample_out_left: out std_logic_vector (15 downto 0); sample_in_right: em std_logic_vector (15 downto 0); sample_out_right: std_logic_vector fora (15 downto 0)); pipeline_buffer entidade final; arquitetura beh de pipeline_buffer é sinal last_lrclk: std_logic; iniciar o processo (clk, reset) começar a se (reset = '0 ') then '0 sample_out_right'); sample_out_left '0 '); elsif rising_edge (RCL), então sample_out_right