3 terminais do capacitor em processo CMOS: vncap vs vncap_inh

W

wighou

Guest
Oi, eu uso o kit do projeto IBM CMOS8RF. Na biblioteca do capacitor, há um capacitor na vertical natural, com duas versões: vncap e vncap_inh. O primeiro tem 3 terminais, o segundo tem 2 terminais. Quando não utilizar o terceiro terminal, o resultado é o mesmo que o de vncap_inh. No vncap, o que o terceiro terminal repousar durante? Eu tenho o mesmo problema com MIMCap. Atenciosamente, wighou
 
Obrigado por oermens sua resposta. O capacitor tem 2 opções para modelar capacitores parasitas. Pode ser ao longo do substrato ou mais de n-poço. Assim, a terceira porta é substrato ou n-bem, não é? Outra pergunta, quando o terceiro terminal não está conectado (equivalente a vncap_inh), isso significa que os capacitores parasitas não são sinal em conta? Atenciosamente, wighou
 
Eu não tenho essas bibliotecas, mas a outra possibilidade é que um dos capacitores é um capacitor sanduíche ou seja, três placas com o meio superior e os de fundo normalmente conectados. Deve haver alguma documentação com as bibliotecas explicando o que são, ou no cabeçalho da própria biblioteca. Keith.
 
A primeira coisa que fiz é para ler a documentação. Mas não há resposta para uma pergunta tão trivial. Este tipo de documento é dirigido para o usuário experiente. Então, eu não encontrei indicação para os terminais de símbolos. É o IC primeiro vou projetar e eu tenho um monte de dúvidas para todos os passos do meu projeto. Que tipo de capacitor, o nível de indutor, de metal, (...) eu tenho que usar? Como fazer linha de transmissão, microstrip, coplanares? Assim, você pode ver um monte de perguntas fictícias de me neste fórum ...
 
Eu não tenho este documento. I têm a cmrf8sf_design_manual que não contém este tipo de informação.
 
ele está na pasta cdslib / doc. edit: não se preocupe que não explica nada. você precisa ler o guia de treinamento 8rf, disponível a partir MOSIS doc servidor (se você é um cliente) ou ibm thru.
 
Eu realmente não têm esse documento. Na minha pasta cdslib / doc, eu só tenho um comunicado observa pdf. Mas, é verdade o guia de treinamento é interessante.
 
Oi lá, eu também tenho a mesma coisa não tem certeza, eu usei os GlobalFoundies, eo capacitor tem três terminais, mas não menciona que doc. Eu sei que é subtração, mas deve conectá-lo a vdd ou gnd? Rgs tdf
 
Verificação de Pls célula de layout de PDK para a estrutura do dispositivo. Para MIM tampa, o terminal 3 deve ser p-sub. Para capacitância, pls verificar o seu arquivo de modelo.
 
Oi companheiros, eu tenho uma pergunta a respeito do mesmo problema. Se o capacitor tem 3 terminais T1, T2 e suis há mal nenhum em ligar o substrato capacitor para T2, por exemplo? A razão para isso, porque ao fazê-lo no esquema, meu circuito executa a sua função bem.
 
Eu tenho um problema aqui em 3-terminal capacitores. Se eu ligar a maior parte para o terminal 2, por exemplo e este terminal não estiver conectado a GND terei problema de conexão múltipla carimbado. Também tenho um transistor que seu volume está ligado a algo, mas não GND. Isso também faz com problema de conexão múltipla carimbado. Alguém pode ajudar?
 
Eu tenho um problema aqui em 3-terminal capacitores. Se eu ligar a maior parte para o terminal 2, por exemplo e este terminal não estiver conectado a GND terei problema de conexão múltipla carimbado.
a granel deve ser ligado ao GND.
Também tenho um transistor que seu volume está ligado a algo, mas não GND. Isso também faz com problema de conexão múltipla carimbado.
É um NMOS? Se assim for, a sua massa também deve ser conectado a GND (se é não uma dupla | | gêmeo | | processo triplo bem).
 
Massa deve ser ligado ao GND. .
Eu não entendo. Se eu tiver três terminais de capacitor e deseja se conectar 2 terminais juntos (e não para GND). Isso é possível? Você disse em outro post que é possível.
 
Se eu tiver três terminais de capacitor e deseja se conectar 2 terminais juntos (e não para GND). Isso é possível?
A minha opinião é negativa para isso ... O terceiro terminal de um capacitor processo deve ser sempre ligado a sub! Se o processo não incluir ou apoiar um modelo para a interface do substrato p-(sub!) e terra (VEE / GND), tais como SUBC em tecnologias IBM vário então você deve conectar o terceiro terminal de VEE.Now, suponha que você tem algum lugar no seu esquema uma tampa de um nó X para VEE.In Neste caso, você pode curto-circuito nos dois terminais comuns do capacitor e conectá-los a VEE.I supor erikl foi o que implica neste caso, quando disse que sim acima.
 
Eu não entendo. Se eu tiver três terminais de capacitor e deseja se conectar 2 terminais juntos (e não para GND). Isso é possível? Você disse em outro post que é possível.
Vamos supor que os 2 terminais ativos do dispositivo são T1 e T2, a 3 rd terminal "BULK" diz respeito ao substrato abaixo deste dispositivo. Se o dispositivo está sobre o substrato (p dopado), BULK deve ser ligado a resp substrato. GND. Mesmo se o dispositivo está em uma separado n-bem e este n-bem está ligado à terra. (Alguns processos permitir que os dispositivos sendo montada em conjunto com PMOSFETs, neste caso, o n-bem normalmente está ligado a VDD ou algum nível de tensão mais baixa, e neste caso terminal BULK o dispositivo é para ser ligado ao n-poço (potenciais) e não para GND). Em [URL = "# post961593 http://www.edaboard.com/thread185067.html"] posto que outro [/URL] Eu disse que você pode, naturalmente, ligar um dos terminais (ativo) dispositivo (T1 ou T2) - - ou ambos - para substrato - o mesmo que BULK.
 
A minha opinião é negativa para isso ... O terceiro terminal de um capacitor processo deve ser sempre conectado à sub! Se o processo não incluir ou apoiar um modelo para a interface do substrato p-(sub!) e terra (VEE / GND), tais como SUBC em tecnologias IBM vário então você deve conectar o terceiro terminal de VEE.Now, suponha que você tem algum lugar no seu esquema uma tampa de um nó X para VEE.In Neste caso, você pode causar curto-circuito os dois terminais comuns do capacitor e conectá-los a VEE.I supor erikl foi o que implica neste caso, quando disse que sim acima.
Obrigado jimito pela sua resposta no meu processo, o esquema tem 3 terminais. No layout dois terminais e eu tenho que criar PD_C para conectar o substrato. Agora eu tenho outra pergunta, Se eu deixasse o nó substrato no esquema flutuante e ainda tenho os resultados da simulação esperados, há algum problema?
 
No meu processo, o esquema tem 3 terminais. No layout dois terminais e eu tenho que criar PD_C para conectar o substrato.
Eu não sei o processo que você usa para que eu não pode absolutamente dizer onde é a terminação correta (sub ou GND) do terceiro terminal de seu cap.So, dê uma olhada nos manuais de tecnologia e de ver as suas instruções ou ainda entre em contato com seu apoio PDK para obter mais ajuda.
Agora eu tenho outra pergunta, Se eu deixasse o nó substrato flutuante no esquema e ainda tenho os resultados da simulação esperados, há algum problema?
A resposta é NÃO pensamento definetely.Your é apenas uma cozinha " "os resultados ... Tente chegar aos resultados esperados, através da maneira correta e não com batota ;-)
 

Welcome to EDABoard.com

Sponsor

Back
Top