Xilinx ISE 9.1i WebPack sp 3, aviso relógio gated

[cyboman]

Eu sou novo em design digital e não sei as ferramentas que bem. Estou usando um nexys 2 FPGA Xilinx ISE e WebPack 9.1i sp 3 para a síntese e implementação. i ter codificado um contador johnson simples, mas após a implementação i recebeu o seguinte aviso:

Criado NETGEN log file 'time_sim.nlf'. Execução C: \\ Xilinx91i \\ bin \\ nt \\ bitgen.exe-intstyle ise-f "johnson_counter_top.ut" "johnson_counter_top.ncd" "johnson_counter_top" "johnson_counter_top.pcf" PhysDesignRules: 372 - relógio Gated. Clk_out net relógio é originado por um pino combinatória. Isto não é boa prática de projeto. Use o pino CE para controlar o carregamento de dados para o flip-flop. Implementação ver1-> rev1: 0 erro (s), 1 warning (s) Implementação terminou com aviso (s).

o projeto parece estar funcionando, mas eu ainda gostaria de saber o que significa o aviso. alguém pode explicar o que significa e como posso corrigir esse aviso. qualquer ajuda e idéias são bem-vindas.

 

[vipinlal]

Você pode postar seu código? - Vipin http://vhdlguru.blogspot.com/

 

[cyboman]

aqui é

 johnson_counter_top módulo (fio de entrada [03:03] btn, de entrada do fio mclk, fio de entrada [04:00] sw, fio de saída [07:00] ld); COUNTER_WIDTH clkdiv # ((; fio clk_out. 24), INDEX_WIDTH (5)) u0 (reset (btn [3:3]), clk (mclk), índice (sw), clk_out (clk_out));..... johnson_counter # (N (8)). u1 (clk (clk_out), reset (btn [3:3]), q (ld)...); endmodule módulo clkdiv # (parâmetro COUNTER_WIDTH = 24, o parâmetro INDEX_WIDTH = 5) (clk_out saída de arame, fio de entrada clk, repor fios de entrada, fio de entrada [INDEX_WIDTH-1: 0] índice); reg [COUNTER_WIDTH-1: 0] contador; / binary / contador sempre @ (posedge clk ou redefinir posedge) começam a se (reset == 1) começam counter

 

[dilinx]

Oi cyboman, A mensagem de aviso se diz sobre o problema e solução. Em FPGAs, a fim de evitar problemas de sincronismo de relógio de roteamento é dado um especial cuidado ... Você não pode deixar de relógio para ir no caminho de dados. Isto vai dar um aviso .... Gate não o relógio, se for necessário, use os recursos do relógio FPGA (BUFGCTRL, BUFGCE etc)

 

[vipinlal]

Recentemente eu tenho visto esse tipo de código aqui: http://www.sunburst-design.com/papers/CummingsSNUG2003Boston_Resets.pdf Basta percorrer o pdf.They ter explicado como seu código vai ficar sintetizadas sob esta condição e como evitar tais projetos. - Vipin http://vhdlguru.blogspot.com/

 

[dilinx]

Oi cyboman, Ao olhar para projeto ur é claro que "clkdiv" módulo do projeto ur será implementado usando LUTs e FFs .... que significa "clk_out" vai no caminho de dados .... Para evitar isso use DCM ou PLL para "clkdiv" módulo .....

 

[cyboman]

dilinx eu realmente aprecio a ajuda, mas há um problema menor. Estou muito novo para design digital e FPGAs em geral. Estou muito novo para ele que, mesmo quando eu li tutoriais eu não entendo eles. Eu apreciaria se você pudesse ajudar na implementação de sua sugestão. Como posso usar o DCM ou PLL para o módulo clkdiv? Também ajudaria saber o que é DCM? (Eu acho que sei o que é PLL, loop de fase travada). qualquer ajuda é apreciada ps. eu sei que pode não ser apropriado para fazer perguntas como a minha em fóruns como estes, mas estou, como dizem, um noob. Eu realmente gostaria de aprender, no entanto, infelizmente, não tenho ninguém por perto para me ensinar ou pedir ajuda.

 

[dilinx]

PLL ou DCM, u pode costomize-los em coregen e instanciá-lo no seu módulo superior (no lugar de "clkdiv" módulo )..... para mais detalhes sobre DCM e PLL passar por Xilinx guia do usuário FPGA ..... se vc tiver alguma dúvida me avise .....