VHDL Test Bench: Como criar um relógio Banco de Testes de 1KHz

[jerryt]

Eu tenho uma outra pergunta sobre o banco de ensaio. Se eu declarei que eu ia usar um relógio de 1KHz como faço para calcular o que o meu clk_period deve ser como mostrado abaixo para alcançar um relógio de 1KHz? Por padrão ferramenta ISE cria um banco de ensaio com 1us. Além disso, quando eles dizem período de relógio eu estou supondo que está se referindo ao ciclo de clock cheio e não tem o ciclo de clock. Isso é verdade? Eu realmente aprecio a ajuda de todos. Obrigado! -------------------------------------------------- ------------------------------------------------- Relógio definições período clk_period constante: o tempo: = 1 nós; - Relógio processo de definições clk_process: processo começar clk

 

[TrickyDicky]

você usar uma calculadora. 1 / (F MHz) = período de relógio em microssegundos. FYI, o código que você mostra é um relógio 1Mhz não, 1 KHz.

 

[alexan_e]

O período de uma freqüência é 1/frequency A frequência de um período é 1/period A freqüência de 1 us (0,000001 segundo) período é 1/0.000001sec = 1000000 = 1MHz Para 1KHz você precisa de um período de 1/1000Hz = 0,001 sec = 1ms Verifique também este sobre a definição período [url = http://www.cs.umd.edu/class/sum2003/cmsc311/Notes/Overall/clock.html] O que é um Relógio? [/url] Alex