VHDL declaração "depois"

[carbon9]

Oi, eu estou tentando usar declaração "depois" para alterar algumas variáveis como o tempo passa, como no seguinte código:

 biblioteca ieee; ieee.std_logic_1164.all uso; entidade p82 é a porta (a, c, clk, rst: em std_logic; x: out std_logic); final p82; comportamento arquitetura do p82 é tipo estado é (stateA, stateB); sinal pr_state, nx_state: Estado; começar ----- ------- Lower Seção - processo (rst, clk) begin if (rst = '1 ') then pr_state

 

[vomit]

Tem a ver com o modelo de atraso. Uma explicação completa é muito longo para escrever aqui, leia-o em http://www.gmvhdl.com/delay.htm ou http://www.vlsi-world.com/content / view/39/34 / , http://www.pldworld.com/_hdl/1/www.ireste.fr/fdl/vcl/lesd/les_4.htm Basicamente, no atraso VHDL padrão de inércia, o seu segundo "mais lenta" declaração de atribuição de sinal cancela a atualização futura da primeira. Você pode agendar várias atualizações em uma declaração para corrigir esse

 x

 

[shnain]

ou escrevê-lo em outra forma:

 ... quando stateA => aguardar 10 ns; x

 

[vomit]

[Quote = shnain]

 ... quando stateA => aguardar 10 ns; x

 

[carbon9]

Obrigado por respostas. Eu tentei aumentar thenumber dos Estados e do problema já está resolvido. Regards

 

[govandi999]

dar o código completo aqui

 

[eject]

Alguma ferramenta VHDL não vai fazer esse atraso como eu sei.

 

[sridharjubliant]

use esperar declaração ............. u certeza vai ter saída ....