VHDL É tão prolixo?

[presto]

I'm newbie para VHDL.Eu costumava Verilog antes.Por isso, a minha opinião pode estar errado.

No entanto,
tenho a declarar "componente" ao usar uma "entidade" "arquitetura" par noutro "arquitetura"?E se ele tem que ser assim, que, se durante o desenvolvimento, a "entidade" deve mudar de vez em quando, então eu tenho que atualizar manualmente o "componente" delaration também?

Qualquer esclarecimento é muito apreciada.

 

[omara007]

u não pode fazer qualquer alteração na entidade de um sub-componente ..e sim e tem que explicar o sub-componente de nível superior comp.arquitectura ..

u todos podemos fazer é deixar algumas sub-componente portos flutuantes enquanto instanciados em um nível mais elevado componente ..

 

[roger]

Presto escreveu:

I'm newbie para VHDL.
Eu costumava Verilog antes.
Por isso, a minha opinião pode estar errado.No entanto, tenho a declarar "componente" ao usar uma "entidade" "arquitetura" par noutro "arquitetura"?
E se ele tem que ser assim, que, se durante o desenvolvimento, a "entidade" deve mudar de vez em quando, então eu tenho que atualizar manualmente o "componente" delaration também?Qualquer esclarecimento é muito apreciada.

 

[maestor]

Oi,

Gostaria de sugerir a ter um pacote com todas as definições e, em seguida, o componente que você acabou 'usar', quando necessário.

Então você adicionar ...

biblioteca trabalho;
utilização work.project_pkg.all;
utilização work.project_comps.all;

no arquivo onde ur indo para instanciar uma entidade.

-maestor

 

[the_penetrator]

presto diz:
> Em VHDL - Não tenho a declarar "componente" ao usar uma "entidade"
> "Arquitectura" par noutro "arquitetura"?

Isso
é legal VHDL.Você não tem tudo isso, apesar de tudo.Você pode declarar todos os componentes de um "pacote" e incluir na entidade-arquitetura arquivos sem reescrever o componente declarações.

Creio que tem a ver com a verbosidade Ada ou eventualmente com o modelo de elabaration que é usado pelo VHDL compilação ferramentas.

> E se ele tem que ser assim, que, se durante o desenvolvimento, a "entidade" precisa> mudando ao longo do tempo, então eu tenho que atualizar manualmente o
> "Componente" delaration também?

Se você mudar a entidade, você mudar o seu módulo
de portos, de modo que você naturalmente tem que atualizar o componente corre tão bem.No entanto, em muitos casos, você pode reutilizar entidade genérica arquitetura usando genéricos, parâmetros mundiais (em um pacote), gerar declarações.

Você também pode ter diferentes arquitecturas para a mesma entidade, e que você definiu para cada instanciados "porto mapa" a aplicação específica que você quer com uma "configuração".

Eu sei que parece, em comparação com verbosos Verilog mas isso não é necessariamente um sinal de menos.Recall da *** *** tipo mau manuseamento em Verilog, a falta de arrays multi-dimensionais e, portanto, e assim por muito tempo.Todas essas coisas que SystemVerilog é roubo fora de VHDL para produzir um melhor Verilog.

Um grande PLUS de Verilog é a simplicidade da linguagem: parsers mais fácil, mais fácil ferramentas ....

the_penetratorŠ

 

[Aser]

Muitas coisas que parecem ser ambíguo em VHDL
servir para poupar tempo para procurar erros habituais em muitos casos.
Entidade interface também faz.
Além disso, gosto de VHDL para registar a sua palavra imunidade.

 

[the_penetrator]

Aser: Eu concordo muito com você.

Fiz Verilog 6 anos atrás e começou VHDL aprendizagem desde 2000.Eu sou um fã VHDL, devido ao seu tipo de consistência e que quase nenhum dos Verilog ambiguidades.

Um bom Verilog provavelmente será (é) SystemVerilog pois apresenta algumas boas novas funcionalidades, e um monte de coisas como o bom VHDL bem.

Se for bem utilizada, VHDL *** *** historicamente é o primeiro sistema de linguagem.Talvez não a capacidade para o efeito como SystemC, mas há uma série de esforços dos primeiros a usá-lo dessa forma.Dá uma olhada no histórico 1992-1997 papéis contribuíram no VIUF site (pesquisa no Google, não me recordo o link).

felicidades

the_penetratorŠ

 

[presto]

Obrigado rapazes para a entrada.

Eu ainda me sinto tão ... VHDL..., Talvez eu estava desejos pela Verilog flexibilidade.

No entanto, pergunto-me como fazer isso em VHDL:

Em Verilog, eu uso # ifdef ...# endif para fazer o início módulo código adequado a ambos os simulação e síntese.Posso fazer o equivalente em VHDL coisa?Texto livro disse-me uma "entidade" pode ter diferentes "arquitetura" para diferentes fins.Neste caso, simplesmente, a "entidade"-s de simulação e de síntese são diferentes, embora elas são funcionalmente idênticas.Por exemplo, um módulo simulação obtém sua entrada a partir de um arquivo e uma síntese módulo recebe o seu contributo dos pinos.Qualquer sugestão?

 

[the_penetrator]

presto diz:
> Gostaria de saber como fazer isso em VHDL:

OK, vá em frente.

> Em Verilog, eu uso # ifdef ...# endif para fazer o início módulo código adequado> tanto para simulação e síntese.Posso fazer o equivalente coisa em
> VHDL?

Sim.Com condicional gerar declarações.É fácil e poderoso.Eu faço muito isso (incluir ou não um módulo específico, ou selecionados entre completamente diferentes módulos)

> Texto livro disse-me uma "entidade" pode ter diferentes "arquitetura" para
> Finalidade diferente.Neste caso, simplesmente, a "entidade" s para simulação
> E de síntese são diferentes, embora elas são funcionalmente idênticas.

Só o arquitecturas (pode ou não) diferentes.

> Por exemplo, um módulo simulação obtém sua entrada a partir de um arquivo e uma
> Síntese módulo recebe o seu contributo dos pinos.Qualquer sugestão?

Eu tenho feito isso com muita instrução memória inicialização.Tenho uma string genérica e alguns de simulação código específico.Para a simulação i ler o arquivo especificado.Para síntese, você tem que excluir esta parte da compilação (com a síntese ferramenta pragmas) ou você também pode fazer isso com gera ...Mas acho que o primeiro método é mais preferido aqui.

Verifique também o LPM (biblioteca de módulos parametrizados) utilizado pelo @ ltera FPGAs.Xilinx também tem algo semelhante.A LPM tem memória elementos carregável (arquivo inicialização) para a simulaçãs mesmos elementos são utilizados para a síntese.Também em FPGAs pode pré memórias do fluxo, mas isso não é portátil VHDL.

felicidades

the_penetratorŠ

 

[DJ_Dream]

Sim - VHDL e Verilog são diferentes línguas, mas com o mesmo conceito! DAD