Verilog ...

[tais como guptha]

in vhdl.

Não temos nenhum sinal de disposição em Verilog atributos, como o "evento
em vhdl.
É possível verificar positivos borda do relógio no comportamento declarações como tarefa e condicional SE declarações.
faça resposta .....

 

[jbeniston]

'caso é semelhante ao @ em Verilog.

@ (posedge sinal);

Aguardará uma vantagem sobre a postive sinal.Isto pode ser utilizado em tarefas.

 

[tais como guptha]

Obrigado por responder ......, foi uma informação útil.

 

[flanix]

que é direito!