Verilog visualização de saída

[surajdash]

Alguém pode me dizer como faço para ver formas de onda de sinais que não são nem entradas ou saídas de um código Verilog, mas são usados ​​no programa nos módulos.

 

[vipinlal]

Ferramenta de simulação que você está usando?

 

[surajdash]

Qual ferramenta de simulação que você está usando

Xilinx 12,3?

 

[vipinlal]

Marque esta doc: http://ece.wpi.edu/ ~ rjduck /% Xilinx 20VHDL 20Tutorial_2.0.pdf%%% 20Test 20Bench navegar para baixo e você verá como ver os sinais internos em Xilinx ferramenta ISE. Vou copiar e colar a parte relevante aqui:

Durante a execução de simulações em seus projetos, você provavelmente encontrará a necessidade de ser capaz de exibir sinais internos e seus valores como a simulação é executado em via o diagrama de tempo. Para começar este trabalho, chamar a atenção para o painel mais à esquerda quando ISIM abre, chamada "instâncias e processos". Aqui você pode ver todas as instâncias em execução de projetos e processos dentro de cada projeto em seu banco de ensaio atual. Para obter os itens do decodificador para aparecer no seu diagrama de tempo, clique na seta para baixo "counter_tb", seguido da seta para baixo "UEE". Isto irá mostrar todos os processos em execução dentro do design, bem como sinais internos usados ​​dentro. Para exibir um sinal interno no diagrama de tempo, destacar uma como "contagem" e botão direito do mouse, seguido por cópia.

 

[surajdash]

Muito obrigado vipinlal.