Verilog Estado Cessão - a lógica equivalente em Verilog

[teja321]

STATE_A, STATE_B:

 

[sudhirkv]

u pode usar

always @ (stateâ ou STATEB)

 

[Syswip]

Vlsi_freak Hi,

Em Verilog para o FSM deve utilizar

caso ()
...
endcase

e você deve atribuir o próximo estado dentro do bloco caso.

Se você explicar o que quer que você vai ficar melhor ajuda.

Atenciosamente,

 

[vlsi_freak]

Todas oi,

Em VHDL, podemos escrever o mesmo conjunto de lógica de vários estados como mostrado abaixo,

quando STATE_A | STATE_B =>

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Como nós escrevemos uma lógica equivalente em Verilog.

Por favor me ajude.

atenciosamente,
excêntrico