Verilog Compile Problema

[davyzhu]

Olá a todos,

Há três compilar problema,

[1] endereço [15:0] addr = ([7:0], address_low [7:0]);
o "endereço" e "address_low" é reg e "addr" é de entrada,

os erros são
perto "[": esperando: IDENT,
perto ",": espera: '('
perto ")": esperando: '('

[2] else if (! Ale_n e psen_n e (endereço [15:8] == BASE_ADDR))

os erros são
próximo "e": erro de sintaxe
próximo ")", esperando: ',' ";"

[3] Processo (endereço [7:0])
STATUS_ADDR:

os erros são
próximo "STATUS_ADDR": esperava: ";"

BTW, qual é a IDENT?

Atenciosamente,

Davy Zhu

 

[Big Boy]

Tem certeza de que compilar para Verilog e VHDL não?

A sintaxe parece correta, difícil dizer sem o código fonte de contexto.

Você pode ter esquecido um 'começar' ou alguma outra declaração perante o erro, ex:

always @ (clk posedge)
instrução 1;
instrução 2;
instrução 3;

Então, você está em erros estranhos ...

 

[davyzhu]

Olá a todos,

Eu encontrei a resposta a mim mesmo,
[1] addr deve ser "fios"
[2] substituir "e" com & &
[3] miss "endcase"
Última edição por davyzhu em 11 Ago 2004 9:30, editado 1 vez no total

 

[Arthurzss]

[3], se a declaração estiver vazia, você deve adicionar ";" após ele.E endcase utilização "a sentença final do caso.

 

[davyzhu]

BTW, qual é a IDENT em ModelSim?

Ele sempre appares em erros de compilação.

Atenciosamente,

Davy Zhu

 

[Big Boy]

IDENT é curto para o identificador, como em 'esperar identificador'.

 

[gaonkc]

reg tipo não se pode atribuir a um tipo de fio,
ou use & & & para substituir "e"