Verificação por Non-HDL (C / Java)?

[davyzhu]

Oi tudo,

Achei que algum procedimento de verificação usando Non-HDL como / Java C.

Mas como essas línguas não-HDL gerar estímulo borda?Non-HDL pode também gerar @ posedage??

Existe alguma idéia básica por trás disso?

Atenciosamente,
Davy

 

[aji_vlsi]

davyzhu escreveu:

Oi tudo,Achei que algum procedimento de verificação usando Non-HDL, tais como Java / C .Mas como essas línguas não-HDL gerar estímulo borda?
Non-HDL pode também gerar @ posedage??Existe alguma idéia básica por trás disso?Atenciosamente,

Davy

 

[davyzhu]

Ajeetha Olá,

Obrigado

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorriso" border="0" />Tenho dar uma olhada TEAL e desejam obter alguma idéia.

O SystemVerilog usar algumas técnicas que não PLI?

Atenciosamente,
Davy

 

[aji_vlsi]

davyzhu escreveu:

Ajeetha Olá,O SystemVerilog usar algumas técnicas que não PLI?Atenciosamente,

Davy

 

[maxsnail]

quando dois cosimulation linguagem, a comunicação é através systemcall e VPI,
atraso ou posedge pode ser implemnet em ambos os simuladores

 

[omara007]

Você precisa verificar coisas como SystemC, E, e Vera ..
Você também pode tentar ferramentas como ModelSim ou CCSS para verificar um bloco de HDL utilizando SystemC por exemplo ..