Verificação formal e verificação convencionais

[steven852]

Oi, gostaria de saber quando aplicar e quais os critérios seriam, em termos do uso de ferramentas de verificação formal e ferramentas de verificação convencional (não tenho certeza se este nome está certo, eu quero dizer ferramentas gerais para fazer a verificação: Verilog, VHDL, e, etc). Apesar de algumas limitações de ferramentas de verificação formal (quando registrar retiming, etc), é muito poderoso, então por que ainda temos as ferramentas convencionais? Obrigado

 

[sree205]

Oi, eu tenho uma dúvida. Eu sou novo para este conceito de verication formal. u pode esclarecer se a funcionalidade pode ser verificada através de verificação formal?

 

[steven852]

Claro, verificação formal não só pode fazer a verificação funcional, mas também a verificação física (netlist cheque). Em suma, 4 combinação entre RTL e portão nível de netlist pode ser verificado, bem como arquivos de biblioteca.

 

[haytham]

As duas maneiras de verificação são: 1 - Verificação Formal 2 - verifivication Funcional Cada um tem suas metodologias próprias

 

[sree205]

"Verificação formal não pode provar que todas as propriedades de um projeto foram enumerados, embora para uma determinada propriedade pode provar se o imóvel está satisfeito." esta declaração, eu tenho de um livro. espero que seja o claro para responder à primeira pergunta.

 

[steven852]

Bem, tudo que você disse é verdade. No entanto, que situações específicas são aplicáveis foi minha pergunta. Graças embora.

 

[eeeraghu]

Verificação formal é usado principalmente em testes de nível de bloco, um designer Enquanto escreve o seu módulo para verificar se o módulo trabalha com relação a todos os casos (inputs) de acordo com as afirmações dadas no projeto. Isto pode ser certamente uma vantagem para a verificação do projeto em um estágio inicial. graças & Regards

 

[spauls]

Cant verificação formal de seleção para os bugs no RTL.

 

[haytham]

não posso verificação formal de seleção para os bugs no RTL.

Eu acho que isso não é rue. Verificação formal é uma maneira poderosa para encontrar falhas em seu projeto se você tiver um afirmações bem escrito e monitores

 

[asping]

Verificação formal é verificar se é a mesma função entre o RTL e netlist.

 

[hys]

Eu sinto que algum membro aqui não entendem o que é exatamente "Verificação Formal". Lemme tentar dar um pouco de fundo .... Verificação formal nada mais é que tentar resolver um problema formalmente através de uma abordagem matemática. Existem 3 tipos nela envolvidos: 1. Verificar modelo 2. Verificação de equivalência 3. Teorema Proving. "Verificação de Equivalência" é a coisa mais comum conhecida por todos, mas normalmente se refere a uma verificação formal (Ferramentas: Formalidade). Este é utilizado para verificar a equivalência entre a RTL RTL ou RTL para Netlist. "Verificando Model" é onde nós escrevemos propriedades formais que descrevem o comportamento esperado e as ferramentas podem provar se que a propriedade é válida em todas as condições possíveis. (Ferramentas: IFV Cadence - Verifier Formal incisivo) Alguns critérios para procurar são: - Sempre que um projeto é o controle intensivo é um candidato muito bom para o modelo de verificação. - Se o design é caminho de dados intensivo é um melhor candidato para linguagens de alto nível de verificação (e-specman, vera ..) Atenciosamente, http://hdlplanet.tripod.com http : / / groups.yahoo.com / grupo / hdlplanet