Vantagens de SV em comparação com verilog como um ponto de verificação

[aswin123]

como explicar adv de sistema verilog como um ponto de verificação, em comparação com verilog verificação ..........

sugerir-me ..........

 

[phoenixfeng]

dados de alto nível structue apoio OOP
verificação baseada afirmação

 

[Bulma]

Banco de Dados.

 

[mssajwan]

SystemVerilog -
1.Classes formam a base da SV
2.Afirmação, randomização e apoio na cobertura mesma língua
3.regiões distintas para testbench e RTL
4.Representação no mais alto de abstração
5.Fork / join_any, Forquilha / join_none
6.bloco final, além de bloquear inicial
7.interface, clocking construtcs bloco
e inferno lote de recurso retirado VHDL, C , Verilog.

obrigado
Manmohan

 

[shiv_emf]

verilog sistema extensivo que tipo de dados ajuda tanto designer engenheiro verificação n ...
Verilog é puramente para fins de design
Fabão

 

[aswin123]

no sistema de verificação e Verilog design mesmo construções podem ser utilizados ou diferentes? todos são synthesizable código ou não??