Utilizando o design MIG para virtex4 DDR2 SDRAM

[yasamin]

Oi, eu sou um engenheiro de design, eu quero usar o projeto para MIG virtex4 DDR2 (micron), Xilinx oferece seu controlador MIG, eu instalei MIG v1.72, e gerou um controlador de memória DDR2 SDRAM, com dados de largura de 8, com seu teste desde banco (eu usei o controlador com DCM e testbench. quando eu simulado o projeto com ModelSim SE6.0a, o sinal "init_done" não ativa. A seqüência de inicialização é feito (de acordo com XAPP702 da Xilinx). O procedimento de calibração começa pela padrão de treinamento ou seja, uma contínua oscilação (1010 ...) pattern.The controlador realiza uma leitura contínua da memória. Mas é não terminar nunca !!!!! Então, não a dose módulo pattern_compare8 afirmar a "COMP_DONE 'sinal (este sinal é sempre baixa). O controlador parece travar ou ficar preso na calibração DQ. Por favor me ajude.

 

[yx.yang]

Talvez, não há atraso para o LUTs usada para fazer "calibração DQ" quando é que a RTL sim. Então, o sinal DQS não adiada para o ponto certo. Eu acho.

 

[FvM]

Eu não estou familiarizado com o núcleo Xilinx, mas eu esperaria que termina às vezes com calibração de aceitar ou não. Este é o caso, pelo menos, com núcleos de outros fornecedores. O manual do núcleo deve declarar essas coisas. Pode ser o caso, que você simplesmente não esperou o tempo suficiente, a calibração DDR2 é uma ação muito demorado, relacionadas com escalas de tempo usual de simulação. Você tem tempo para um café (pelo menos um), enquanto a calibragem está simulando. Alguns núcleos têm uma opção para reduzir a calibragem para um único bit na simulação, ainda leva muito tempo.

 

[yasamin]

Eu usei projeto MIG para virtex4 DDR1 (micron) antes. quando eu simulado o projeto com ModelSim SE6.0a, foi ok e não havia qualquer problema. Mas o controlador parece travar ou ficar preso na calibração DQ para DDR2. Eu espero 400 nós por simulação. é longo o suficiente, porque núcleo manual de estados do tempo de calibração é de cerca de 250us.

 

[venkatesankalidass]

Oi yasamin, eu sou também tem o mesmo mas em Virtex-5, o problema é no código de memória (micro núcleo de memória) e não há nenhum problema em RTL genearted por MIG então não se preocupe tente o mesmo procedimento com a memória cipreste você receberá o sinal e você tem alguma dobut ainda me chamam 09943589300 Venkatesan que diz respeito

 

[yasamin]

Oi eu não entendi a sua solução sugerida!:: Eu só simulados com o projeto ModelSim (não em hardware). Portanto, há alguma diferença entre a memória do cipreste e da memória micron, porque eu só usou o modelo de memória que é gerado pelo MIG. Foi resolvido o seu problema com DDR2? Você pode guiar-me mais? Obrigado pelo respeito