use nc-verilog Simulação IP Altera relatório Erro

[well]

Eu usei NC-Verilog5.1 para simular IP ALTERA (o controlador de memória DDR2, use quartus9.0 para gerar), mas encouter Erro: ncvlog: * E, UMGENE (altera_mf.v, 23.972 | 5): Um 'endgenerate' é esperado [12.1.3 (IE EE 2001)]. Acho isso Erro do arquivo de altear_mf.v, o arquivo usado gerar. como a seguir: gerar if (profundidade <3) começam sempre @ (posedge clk ou negedge reset_n) começam if (reset_n == 0) borra