Usando uma declaração de tipo na parte da entidade VHDL

[cloudswrod]

Ei, meu amigo e eu estamos trabalhando neste projeto, onde ele vai me passar um vetor de 15 valores inteiros de uma só vez. Existe alguma maneira fácil de fazer uma entrada matriz de números inteiros na minha declaração de entidade?

 

[Sckoarn]

cloudswrod, Como isso?

 Tipo if_array é int1 registro: integer; int2: integer; ..... INT15: integer; teste de entidade final de registro é a porta (port1: em if_array), teste de entidade final;

def O tipo pode ser feito em um pacote tão muitas coisas podem usá-lo. Sckoarn