Unidade extra após a síntese

[sheikh]

Olá Dears eu escrevi um código VHDL e síntese lo. O resultado de síntese contém uma unidade que não é no meu caminho de dados. (Na figura em anexo, entre ADD / SUB e um registo que ligado a ele). é um FD (um pouco D_ff 32), Poderia dizer-me, por ISE produz esta unidade após a síntese? e como eu posso mudar o seguinte código que, ADD / SUB conectar a REG_4 diretamente? Considera Mostafa [Código] mux4: mux_2x1_32bit mapa do porto (INPUT1 => C1_sig, INPUT2 => C3_sig, SEL => Select_1 OUTPUT, => out_mux4_sig); processo (RCL) começo if (clk = '1 'e clk'event), então se add_sub_0 = '0' então out_Add_sub_1_sig clk, Rout => C4_sig) [/code]

 

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xeque, out_Add_sub_1_sig é um registro, que você seguido pelo seu exemplo REG32_bit. Sytnthesis produzir exatamente o que você codificou. Eu não vejo um problema. Se você não quer que o extra registar remover a instância Reg_4 e executar a atribuição C4_sig