Teste bancada idéia para I2C

[Meenz]

Oi,

Eu sou novo para o sistema Verilog.Estou tentando desenvolver um sistema de tuberculose usando Verilog I2C para o núcleo.Poderá alguém queira sugerir algumas ideias sobre a forma de ir abt com isso,
Basicamente gostaria de saber como desenvolver uma tuberculose usando constrangido randomização e funcional cobertura.Pode ser feito?please help

Também se alguém tiver um banco de ensaio para um problema semelhante poderia compartilhá-la comigo
Qualquer ajuda é muito apreciada

Atenciosamente
Meenz

 

[mssajwan]

Olá,
Pode-me definitivamente desenvolvido utilizando SV.
Eu tenho feito isso, mas não pode compartilhar o código.
Posso fornecer-lhe uma ideia.
Desde a sua série um protocolo, devlop Transmissor Receptor modelo para a verificação e de controlo de Transmissor Receptor modelo.
Por exemplo, suponha que você está verificando Trnasmitter parte dela.fornecer alguns dados para RTL (armazenar estes dados em algum lugar ou seja, i filas SV), os dados transmitidos colect fro RTL no seu Rx modelo e compará-la com o dourado dados.
u mesmo pode fazer para Receptor de parte dele.

Rgds
Manmohan