Testbench nativas e Sistema Verilog

[ankit12345]

O que é testbench nativa ????? Como usá-lo?? E sobre SystemVerilog??? É melhor usar NVTB para SV??

 

[ankit12345]

E quanto covarage funcional usando vcs?? No sistema verilog. cobertura de afirmação - vcs suporta. Isso é suficiente para a cobertura funcional?? [Size = 2] [color = # 999999] Adicionado após 28 minutos: [/color] [/size] o que é o diff cobertura seqüência de b / w e cobertura propriedade??

 

[aji_vlsi]

Como usá-lo??

Olhe em $ VCS_HOME / doc / examples / nativetestbench / openvera /

Que tal SystemVerilog??? É melhor usar NVTB para SV ????

Bem, se você tem código legado Vera , use NTB e todos escrever um novo código em SVTB. Essa é a minha sugestão. BTW - fazer uma pesquisa no google por Synopsys NTB, deve haver vários hits. HTH Ajeetha, CVC www.noveldv.com

 

[ankit12345]

Aguardando a resposta ......... E quanto covarage funcional usando vcs?? No sistema verilog. cobertura de afirmação - vcs suporta. Isso é suficiente para a cobertura funcional?? o que é o diff cobertura seqüência de b / w e cobertura propriedade?? Obrigado antecipadamente

 

[ankit12345]

Em sv verificação Im implimenting usando módulos, não progam ........ Seu sv não completa env.Its uma mistura de sv e v. tenho classe em um módulo e quero creat objetos em outro módulo. Como fazer isso?? podem caminho hirarchial suporta?? qualquer outra solução??

 

[aji_vlsi]

[Quote = ankit12345] Em sv verificação Im implimenting usando módulos, não progam ........ Seu sv não completa env.Its uma mistura de sv e v. tenho classe em um módulo e quero creat objetos em outro módulo. Como fazer isso?? podem caminho hirarchial suporta?? qualquer citação ???[/ outra solução] Por que você faria isso? Por que não declarar classe em um pacote e de importação quando necessário? Ankit - se você não se importa de me dizer isto - você parece estar aprendendo SV em um ritmo bom, mas infelizmente sem a devida orientação. Dada a magnitude de novas construções em SV que são mais propensos a usá-los de uma maneira errada e convencer a gestão que não vale a pena! Então dê uma olhada em uma boa metodologia para SV - digamos AVM, VMM, etc Truss Nós da CVC especializar-se em todas estas áreas. Regards Ajeetha, CVC www.noveldv.com

 

[ankit12345]

Evento declarado no SV módulo superior. Estou tentando usá-lo em progam. Posso?? Obrigado antecipadamente [size = 2] [color = # 999999] Adicionado após 1 hora 6 minutos: [/color] [/size] Em sequencess ..... por isso que os eventos não são usados??

 

[aji_vlsi]

www.noveldv.com [/url]

 

[ankit12345]

Graças à Ajeetha, Agora meu código está funcionando bem.

 

[ankit12345]

Dempendence circular é ainda persistem em specman enquanto a importação de arquivos. Solução é criar um arquivo de cabeçalho. Tempo isto existe em SV?? É ferramenta de dependente?? R Laungauge dependente??

 

[modelsim62c]

Ajeetha: Você mencionou "Test Bench Nativa" (NTB) Perdoe-me por fazer uma 2 ª vez, mas isso é um Synopsys projetado metodologia? Ou é apenas um termo de marketing para descrever a arquitetura da Synopsys simulador avançado? (Ou seja, o fato de que era nativo compilado e executado no host da máquina em full-speed, ao contrário de "emulado" programas que sofrem com a sobrecarga da interface PLI / VPI.) Eu estou apenas tentando obter uma perspectiva de o que temos hoje (IEEE SystemVerilog 1800-2005) versus o que foi oferecido 3-4 anos atrás ...

 

[aji_vlsi]

Oi,

Não é uma metodologia, mas sim uma tecnologia (SW).

Ou é apenas um termo de marketing para descrever a arquitetura da Synopsys simulador avançado? (Ou seja, o fato de que era nativo compilado e executado no host da máquina em full-speed, ao contrário de "emulado" programas que sofrem com a sobrecarga da interface PLI / VPI).

Sim, é isso que eu pensaria significa NTB.

Eu só estou tentando ter uma perspectiva do que temos hoje (IEEE SystemVerilog 1800-2005) versus o que foi oferecido há 3-4 anos ...

Boa idéia, mas eu não sei por que NTB é necessário para entender isso. Se você estiver com sede em Bangalore, podemos conhecer e que eu posso compartilhar a minha perspectiva sobre este assunto. Regards Ajeetha, CVC www.noveldv.com

 

[calm]

você pode ver o VMM

 

[darylz]

Eu acho que seria mais fácil começar com alguns exemplos. Deste ponto de vista, AVM de MentorGraphics será mais útil para um iniciante de SV.

 

[sujittikekar1]

Alguém pode me sugerir o bom livro para o sistema verilog para verificação .. Eu sou o begainer.So eu quero começar com o básico do sistema verilog ...

 

[aji_vlsi]

www.noveldv.com [/url]

 

[foy]

[Quote = sujittikekar1] Alguém pode me sugerir o bom livro para o sistema verilog para verificação .. Eu sou o begainer.So eu quero começar com o básico do sistema de citação ...[/verilog] Acho que o livro chamado "SystemVerilog para Verificação" pode ajudá-lo

 

[darylz]

Sim, este livro é uma boa entrada.

 

[adsenthil]

Hai todos, Im atualmente de aprendizagem do sistema verilog, Qualquer um pode me enviar qualquer livro de referência para o meu ID de e-mail adsenthil@rediffmail.com Obrigado.

 

[lever]

Quem pode comparar Sistema C e Sistema de Verilog? que é melhor para testbench? [Quote = ankit12345] O que é testbench nativa ????? Como usá-lo?? E sobre SystemVerilog??? É melhor usar NVTB para SV ????[/quote]