testbench comportamento imprevisível no Modelsim

[thirumoorthyg]

Oi,
Temos testbench verilog onde é usado apenas para os portos de interface com a RTL ea do resto do processamento é feito através de chamadas de PLI (em C).

Plataforma: Linux RedHat
Modelsim: ModelsimSE 6.0d

Testbench comportamento é diferente quando usamosErroroneous results

Caso 1:
resultados Erroroneous
VSIM> log-r / *
VSIM> run-all
Without saving dataset (vsim.wlf) -- Expected normal behaviour

Caso 2:
Sem poupança vsim.wlf (dataset) - Comportamento normal esperado
VSIM> run-all

Por favor, ajuda a este respeito.

Obrigado,
Thirumoorthy

 

[echo47]

Notas de lançamento recente ModelSim lista de correções de bugs relacionados a vários arquivos de WLF.Tente uma versão mais recente - é agora 6.1b.

 

[thirumoorthyg]

Obrigado por isso.

Também estamos a enfrentar outro tipo de aleatoriedade no comportamento testbench no seguinte cenário.

Plataforma: Red Hat Linux em 64-bit machine
Compilação: gcc-m32 *. c
(final *. so arquivo será objeto de 32-bit)

Na verdade, para alguns dos casos de teste, testbench se comporta de forma inesperada e fica resolvido quando nós introduzimos algumas matriz fictício de grande porte em uma estrutura.
Exemplo,

send_packet struct (

dummy_arr int [10000];

frm_id int;
Blen int;
struct xyz pkt_hdr;
)

Sempre que nos deparamos com tal comportamento, nós simplesmente aumentar o tamanho da matriz manequim eo problema fica resolvido.
Alguém pode me dizer como controlar o problema?
O que poderia ser a razão?