sythesis sem otimização

[xworld2008]

Eu escrevo um portão nível código com biblioteca fornecida por fundição, quero síntese sem otimização, basta apenas a necessidade de traduzir portão netlist.
como posso fazer isso?

 

[masai_mara]

Depende do que você está usando systhesis ferramenta normalmente a ferramenta terá algo como otimizar nenhuma opção que você pode selecionar ou você tem que usar systhesis pragmas reconhecido pela maioria das ferramentas para fazer valer não otimizar implementadas em lógica.

 

[heartfree]

Se, no DC,
1.link biblioteca,
2.ler no portão nível código;
3.write fora netlist
OK.

 

[xworld2008]

Eu uso DC para sintetizar este código, eu quero-a com syntheis "compilar" comando.
Eu uso comando:
"Compilar-map_effect baixa no_design_rule"
mas eu acho que o resultado seja otimizado alreadly, quem pode me dizer que a forma de resolver este problema com a "compilação" comando "que opção i vai necessitar de somar?

 

[eda_wiz]

fazer toda a sua biblioteca específica instanciação de um módulo.ao compilar o início módulo adicionar

dont_touch MODULE_NAME_LIBRARY_SPECIFICse todos o seu desenho é como uma netlist ...

tentar

leia-netlist
em formato de Verilog FILE_NAME

 

[heartfree]

Porque deve "compilar" comando ser utilizado?
Estou perplexo.