SystemVerilog n 'SystemC

[jelydonut]

Há alguma decient docs / nfo 's sobre a utilização de um destes.

Tenho visto a systemverilog spec ..mas que não é o mais amigável documento ..

como para systemC ..Eu não vi nada

jelydonut

 

[the_penetrator]

caro jelydonut

você pode juntar (grátis) www.systemc.org.

Então você pode obter a fonte de distribuição com dois amigáveis intros para SystemC (o UserGuide e um outro doc Não me lembro).Também o LRM SystemC é consistente e muito-muito amigável para uma norma (normas obter real apertado * ss na maioria das vezes).

O que me faz furioso com SystemVerilog não é a própria linguagem.Eu não tentei (i know VHDL, Verilog e alguns SystemC).É o fato de que é apenas uma SystemVerilog VHDL Ripoff que irrita-me.Não é digno de lhe chamar SYSTEMVERILOG.TI deve ser chamado SYSTEMVHDL.Verilog sempre tive o maior apoio da indústria.Devido ao fato de que você precisa parsers simples para isso.E construíram pequenas descrições.Caso tenha ridículo tipo verificação, e perde uma grande parte do VHDL funcionalidades.

the_penetratorŠ

 

[gooodman]

SystemC e SystemVerilog
Talvez eles possam trabalhar juntos.
Desculpe, mas você precisa de login para ver esta penhora

 

[ram]

você pode obter systemC livro o upload download Na seção.

 

[haoboy]

sistema de desenho com systemc é um bom livro