SystemC pode misturar com verilog

[maxsnail]

Quero dizer, se uma estrutura de design como: top é verilog e ter um submódulo é SystemC, e este submódulo SystemC ter uma instância de verilog. agora simulador suportam esse estilo? thank.s

 

[aji_vlsi]

www.noveldv.com [/url]

 

[mssajwan]

sim, eu suponho. para instanciação verilog dentro do Sistema C u necessidade de fazer um wrapper. e vice-versa mesmo suponho. mas isso não será synthesizable.

 

[beta0]

[Quote = maxsnail] Quero dizer, se uma estrutura de design como: top é verilog e ter um submódulo é SystemC, e este submódulo SystemC ter uma instância de verilog. agora simulador suportam esse estilo? thank.s [/quote] simulador Muitos dos recém-versão suportam esse estilo como o NC, ModelSim

 

[sumit_techkgp]

Ya, pode ser muito bem feito por nc