Synplicity / contraint Synopsys equiv

[JayJay]

Há algum scripts lá fora, para converter entre scripts restrição Synopsys e scripts restrição Synplicity? Além disso, parece que não há uma maneira direta para especificar atrasos combinacional (ie set_max_delay) em Synplicity. Isso é verdade? Devo usar um referece a um relógio virtual? agradece a todos JJ,

 

[buzkiller]

Na verdade, quando você definir freqüência global em GUI, ela se aplica a todos os relógios (exceto as gated) e todos os caminhos combinatória. que diz respeito, Buzkiller.

 

[JayJay]

Então, dizer que tenho um monte de caminhos combinitorial: Path A tem um 7NS m @ x B Path demora tem um 5ns m @ x atraso Path C tem um 3NS m @ x atraso especificando isso em Synopsys é fácil usando a opção set_max_delay. Sem mais caminhos restringindo A e B. Qual é a maneira mais simples de restringir esses caminhos em pro Synplicity? JJ diz respeito,

 

[buzkiller]

São esses caminhos totalmente combinatorial (de almofada de entrada para bloco de saída) ou são entre 2 registros? que diz respeito, Buzkiller. [Esta Mensagem foi editada por: buzkiller em 2002/04/03 01:07]

 

[JayJay]

Eles são totalmente combinacional. JJ diz respeito,

 

[buzkiller]

Aqui está uma citação de arquivo de ajuda do Synplify 7: Definindo Clocks ... 5.Define frequências de relógio interno (relógio gerado internamente) com a restrição define_clock. Aplicar a restrição de acordo com a fonte do relógio interno. Fonte: Comb. Aplicar lógica define_clock para ... : Net. Certifique-se de usar o n: prefixo na interface do SCOPE. que diz respeito, Buzkiller. [Esta Mensagem foi editada por: buzkiller em 2002/04/03 02:21]

 

[JayJay]

Tentou definir relógios vertual e atribuindo 0 de entrada e de saída atrasos wrt a sigs apropriado. Parece que a única ferramenta que olha para um relógio e otimiza para ele. Neste vclockSlow caso. Ver restrições abaixo: Restrições: # # # Clocks define_clock-name {} clk40 período 25,000 arranha-0-queda 12,500-ClockGroup clk40 define_clock-virtual-name} {vclockFast período 10,000 arranha-0-5-queda ClockGroup vclocks define_clock - virtuais nome {} vclockSlow período 20,000 arranha-0 queda-10-ClockGroup vclocks # # Entradas / Saídas # # default i / o define_input_delay restrições padrão 0,00 vclockSlow-ref: r define_output_delay padrão 0,00 vclockSlow-ref: r # restringir req / ack caminhos define_input_delay {i} * AckIn 0,00 vclockFast-ref: r define_output_delay {o} * AckIn 0,00 vclockFast-ref: r define_input_delay {i} * ReqIn 0,00 vclockFast-ref: r define_output_delay {o} * ReqIn 0,00 ref-vclockFast : r Estou faltando alguma coisa aqui? JJ diz respeito,

 

[buzkiller]

Eu acho que você pode definir apenas um relógio virtual para design, mas não tenho certeza sobre isso. Alterar a ordem dos relógios virtuais em seu arquivo sdc. E, se neste momento "vclockFast" será o escolhido, então eu estou certo. De qualquer forma, por que você deseja definir as restrições exata para esses caminhos combinatória? É allrignt para overconstraint sua síntese, enquanto você tem as limitações correto para PAR. que diz respeito, Buzkiller.