Spartan problema II

[msemse]

oi,
Eu tenho um problema com um design SpartanII.Estou dirigindo 5V dispositivos lógicos com SpartanII.Estes dispositivos são L293D lógica para a condução do motor DC e AM26LS32 para receber sinais do codificador de quadratura.Spartan II são 5V tolerável.Estou trabalhando em um controlador de servo.
Meu problema é que eu estou escrevendo código VHDL.Meu primeiro código VHDL não envolve todos os
os pinos da entidade.Quando eu escrever um novo código e inclui adicionalmente 1 pino e eu escrevo alguma coisa a este pino meu projeto não.Eu não conseguia entender o problema.
Tem Alguém tem alguma idéia para resolver este problema?
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sinan

 

[banjo]

O que você quer dizer com "meu projeto não"?O FPGA não funciona como previsto ou as ferramentas Xilinx deixar de produzir um arquivo de bits?

As ferramentas Xilinx está otimizando seu código.Se você tiver lotes de VHDL que não tem um pino IO válido como entrada ou não em última análise, conduzir um pino IO, as ferramentas eram remover esta lógica a partir da concepção.Depois de adicionar o pino de IO e recompilar, as ferramentas já não tira a lógica eo projeto pode não caber no papel.

Por favor, forneça informações exactamente em que fase do processo de construção falhar e mensagens de erro que são dadas.

Você está armazenando configurações servo na memória?Talvez o projeto está sendo executado com blocos de memória RAM.

 

[msemse]

Caro Banjo,
Obrigado pela sua resposta.
Eu estou usando XST eo programa ISE pode gerar o arquivo bit.Nenhuma mensagem de erro ocorre.Quando tenho pouco download do arquivo para o FPGA, eu estou esperando que o sistema continuará a funcionar até porque o novo código adicionado não depende do sistema antes ou o novo código não interage com o sistema antigo, mas quando
eu adiciono um novo pin e faça uma declaração de atribuição como
new_pin <= '1 ';
OR
new_pin <= '0 ';
e atribuir um pino phsical no arquivo UCF como
NET new_pin LOC = p_something
o programa ISE pode gerar o bit de arquivo, mas quando eu transferi-lo para o FPGA design antigo falhar.
Você tem alguma idéia?
atenciosamente
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sinan