Spartan 3 - Interface de SRAM externa

[cmos babe]

Oi, eu quero fazer uma interface.This FPGA SRAM é a primeira vez que eu ligar o FPGA para o mundo exterior, então eu preciso de alguma ajuda. Caso a freqüência de clock ser modificado para acomodar o deslocamento em / antes / depois relógio + de leitura / gravação do tempo de ciclo? Graças (=

 

[echo47]

Que tipo de SRAM? Qual é a sua taxa de clock agora? Você está usando uma placa de FPGA comum? Alguém já pode ter código de exemplo.

 

[Iouri]

você tem certeza que é SRAM não SDRAM?

 

[cmos babe]

[Quote = echo47] Que tipo de SRAM? Qual é a sua taxa de clock agora? Você está usando uma placa de FPGA comum? Alguém já pode ter código de exemplo. [/Quote] Sim, eu estou usando Spartan Board 3 Starter feita por Digilent. Ele tem esse chip SRAM http://www.issi.com/pdf/61LV25616AL.pdf ...

 

[jdhar]

SRAM é assíncrona, por isso o relógio é irrelevante ... enquanto você se encontra com o tempo de acesso da SRAM, você estará ok. Se você tem um tempo de acesso 10ns, que é um 100 MHz clock máximo que você pode ter .... mas a SRAM na verdade não usa o relógio.

 

[cmos babe]

Além do tempo de acesso não há atraso introduzido pelo caminho clock-to-pad eo caminho-pad para setup-.. Se tal não for adicionado ao tempo de acesso a calcaculate o clock max?

 

[echo47]

Sim, você precisa considerar o FPGA I / O atraso também. Para minimizar esses atrasos, tente colocar o seu I / O registo no IOBs em vez do tecido lógica regular. Também definir SLEW saída para FAST. Se o atraso total ainda é muito, você pode reduzir a frequência de relógio ou adicionar um outro ciclo de relógio para o seu tempo de acesso SRAM. Alguns dos projetos exemplo Xilinx usar a SRAM: http://www.xilinx.com/products/boards/DO-SPAR3-DK/reference_designs.htm