sobre verificação

Z

zhangpengyu

Guest
Oi
caras!

Eu estudo specam e now.And eu quero saber que irá substituir systemverilog
e.
Será que systemverilog base Verilog e acrescenta funcionalidades para Verilog? Será que contenham abrir vera?
Qual é systemverilog?

Obrigado!zhpy

 
oi,
Como eu sei, primeiro systemverilog baseia-se ee Verilog, mas depois de algum debate entre Synopsys e cadência ou outra, agora systemverilog também incluir openvera.
como para o comércio electrónico, penso que é difícil de aprender, mas poderosa, e que dominam o mercado de HVL.Então, não vai morrer em anos.

 
Oi
É verdade que se baseia em systemverilog ee Verilog; ouvi systemverilog que é o produto de Synopsys, é usado para competir contra e!

zhpy

 
oi,
Acho que depois de vários anos, não passará a existir apenas systemverilog e systemc.

 
SystemC vai morrer!
E permanecerá durante muitos anos!
Systemverilog irá avançar no futuro!

zhpy

 
Pela minha opinião Verilog é suficiente para verificação.
Em IEEE 1364-2001, comportamento Verilog é muito poderoso.
SystemC e SystemVerilog são de nível superior línguas.Durante algumas operações básicas, são dificuldade.

 
Quem sabe!
Na primeira tanto Synopsys e Candence alegou apoiando Sistema C, agora virou-se para Synopsys Sistema Verilog.Mesmo assim, Verilog 2005 e System Verilog 3.1 pode ser aceite por dois diferentes grupos padrão_Opa!Até hoje, não existe uma base unificada de dados modelo e abraçada por toda a indústria.A cooperação é realmente necessária entre EDA vendedores.

 
Acho que o que foi dito acima, é muito precisa e tem emprestado de sistema Verilog e vera e aberto, mas também de C. extensivamente, pelo que a sua vai ser uma ferramenta muito poderosa para a afirmação baseada verificação e também bastante succintly expressar RTL desenhos.Mas ela ainda tem que se estabelecem com bom apoio eda e emissão de normas duplas com Verilog 2005.

 
SystemVerilog é um competator de Vera, e,
bem SystemC .....!!!!!!!!!

 
Sou também o defensor do sistema Verilog, embora eu não sou familier suficiente ...

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorrir" border="0" />

Congratulo-me também que o usuário de Verilog agora ...

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />

Penso aprendizagem Verilog sistema deveria ser mais do que easiler sistema C para mim ..

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Sorrir" border="0" />
 
Sistema Verilog,
quantas ferramentas apoiá-lo agora.é apenas mostrar uma foto de você agora.
systemc pode funcionar bem, mas agora na cadência IUS plataforma.
Eu sempre ouvi aprender C ou systemc é uma coisa difícil, é??aprender uma língua é muito difícil??Não posso concordar, e agora é Candence, como vai indo, acho que alguma metodologia irá deslocar-se para SystemC

 
Não sei muito sobre Verilog-sistema, mas parece que o sistema adoptado-Verilog
muitas características de C e Verilog.Suponha-Verilog sistema também adoptou muitas características de vera e E, que deve ser muito poderosa, mas muito difícil de aprender (e é muito difícil de aprender), como bem.Não consigo imaginar isso!

 
Verilog sistema agora não é amplamente usado, quem sabe o seu futuro?
estes idiomas dependem do apoio de software eda

 
Se estamos a falar de sistema nível de design, SW / HW co-concepção, co-verificação, particionamento, Arquitetura nível iteração: a única linguagem útil nestes domínios é SystemC.
Para efeitos de verificação, também eu prefiro SystemC mais fortemente e, Vera, SystemVerilog ou bom e velho HDLs.Permite-lhe continuidade com puro, C e SystemC modelos (com repalcement de apenas 1 módulo com Verilog modelo).Repare que Verilog-SystemC co-simulação funciona perfeitamente hoje com uma Verilog nc-nc-systemc.
No mundo da contraint-verificação aleatória, SystemC sozinho dar-lhe a capacidade de construir o que quiser (é claro que é muito mais fácil com o built-in funcionalidades no Specman, mas Specman licenças são expencive).
Parece-me que vai matar SystemVerilog antigos HDLs, Vera ee, mas SystemC sobreviverá (alvo dessa linguagem é diferente).
Design será feito em SystemVerilog, Sistema de nível de modelagem e Arquitectura explaration será SystemC mundo e verificação será em qualquer das línguas 2 restantes, dependendo de preferências, ferramenta de apoio.

 
oi,
que irá acontecer na future.systemverilog e ter boas systemc futuros.

no que diz respeito,
KUL.

 
tudo depende do EDA ferramentas, Sistema de C como linguagem é uma verificação do bom, mas como uma concepção lanuage no futuro depende de qualquer AED Vendor ferramenta que pode sintetizar o sistema C concepção.

HDL's são os melhores e são a referência para qualquer nova convenção.

 
utilização do sistema para o modelo C
utilização systemverilog de concepção e verificação

 
Sistema de C é melhor para o H / W e S / W coverificationa ª arquitetura modelizações.

 
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