sobre problema de tempo (folga), enquanto synth em Xilinx

K

kil

Guest
oi tudo,

Estou enfrentando problema enquanto eu estou fazendo a síntese em FPGA Xilinx ferramenta que é enquanto eu estou fazendo lugar e via o meu lugar e pós análise timing rota está a falhar e eu estou ficando de folga - 0,658 ns e eu estou trabalhando em spartan 3E FPGA e é placa XC3S100E<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Muito triste" border="0" />

Eu preciso de algumas orientações gerais quando a análise estática timing não ........ eu vi o meu tempo onde exatamente está errado em ferramenta de análise de tempo, mas estou seguindo as instruções do assistente calendário melhora ....... ......mas não estou a reunião do calendário ...............de alguma forma eu preciso mudar o constrange a caminho crítico para que eu possa corrigir o timing ...........<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Muito triste" border="0" />

2.Existe algum suporte frequncy máximo para o espartano 3e i bordo geraram 155MHZ freq usando DCM e suppor o DCM para esta ferramenta é 334mhz assim que eu preciso para corrigir a lógica que está no caminho critcal que está efetuando o meu tempo ...... ....

qualquer um pode me sugerir medidas gerais, que eu possa seguir a este respeito .........
qualquer PDF ou qualquer link por favor envie para mim .....................

atenciosamente
: DKIL

 
você poderia tentar dar tempo extra requirments agressivo para a ferramenta então busca um pouco mais difícil.Mesmo se ele falhar por uma margem pequena, pode alcançar o seu timing necessário.

 

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