Sistema Verilog Variação Random Seed

[spartanthewarrior]

Todas oi, Qualquer organismo pode dizer como variar valor da semente no Sistema Verilog. Eu estou trabalhando em Synopsys Metodologia VMM.

 

[vinod_cheedella]

srandom (semente int) é a chave para ter Manual de sementes .... pacote de classe; pouco rand [7:0] cabeçalho; nova função (int seed); this.srandom (semente); endclass endfunction pacotes começam inicial p = new; fim; p.new (33)

 

[ankit12345]

Eu escrevi um artigo sobre a semeadura SV testbench. Confira em "Randomização SV" @ tópico www.testbench.in

 

[aji_vlsi]

[Quote = spartanthewarrior] Oi, Qualquer organismo pode dizer como variar valor da semente no Sistema Verilog. . Estou trabalhando em Synopsys Metodologia VMM [/quote] eu recomendo usar: SIMV + ntb_random_seed = Pode-se construir rapidamente uma semente aleatória gen em Perl / UNIX. Ajeetha, CVC www.noveldv.com

 

[raul_777_h]

main () {time_t * t; srand (time (t)); printf ("% d \ n", rand ()); exit (0);} e compilá-lo usar o gcc. saída chamado aleatória. Em seguida, use esta opção:. + Vera_random_seed = `/` aleatória