Sine à estaca 100 MHz conversor

[zuzu]

Olá amigos, algum tipo preso nesta fase: sine ao conversor quadrado (para alimentar alguns FPGA). Eu tenho uma onda senoidal em 100 MHz com 3Vrms ~ e precisa converter com baixo jitter para 3v3 quadrados. Eu tentei tampão lógica clássica com 74F04 (pouco compensado-ed de 1/2Vdd) 74AC04 (melhores resultados, mais amplitude) e 74AC14 (melhores resultados até agora). Mas o sinal de saída de 74AC14 (todos têm o mesmo problema) não é quadrado como deveria É um bom (amplificado, limpo) onda senoidal do ~ 4.35Vrms. Fora do inversor última foi protegido por uma série 47ohm mas nenhum efeito, parece não capacitância escopo é o problema (eu tenho um 5Gsps Yokogawa @ 500 MHz). Talvez o atraso de propagação de buffers está próximo do limite? Mas 74AC04 especificou 5ns com 50pF ... Todas as pistas? Ou devo apenas alimentar FPGA com seno, ac acoplado? Estou interessado nas medidas de jitter isso pode (ou é ainda melhor) para deixar sine como é, não mais a conversão? Quaisquer conselhos muito apreciada,

 

[saikat36]

Primeira tentativa de cortar o seu sinal senoidal, em seguida, passá-lo através de um ckt integrador.

 

[zuzu]

você pode ser mais específicos, por favor?

 

[andre_teprom]

zuzu Se você pretende usar esse sinal quadrado para o relógio, eu não me importo de ser um problema. Note que mesmo relógio gerado por microcontroladores não são bem equilibrada à metade do VDD / GND intervalo (ciclos e desligar não simétrica). O procedimento mais comum é a utilização de um alto ganho de circuito wich satura de saída. Um buffer de Smith-gatilho pode realizar isso. + + +

 

[FvM]

Soa como um problema de sinal inadequado sondagem. Embora você não pode esperar um perfeito 100 MHz onda quadrada com as famílias lógicas disse, a saída não deverá ser parecido com uma onda senoidal. Mesmo com condicionamento de sinal perfeita, a contribuição FPGA para jitter total será muito maior do que a instabilidade de um oscilador de cristal padrão.

 

[andre_teprom]

Exaclty ... em sistemas de lógica sequencial digitais o formato de onda, não importa. Foram sincronizadas por apenas um clock (ou caindo ou subindo). + + +

 

[zuzu]

Bem ... a sonda é de 10 Mohm / / 20pF. Sim, pretendo FPGA relógio, na verdade, para medir (contagem de pulsos) deste sinal contra alguma base outro momento preciso, também inserido em FPGA como referência. Então eu pensei que a formatação jitter baixo antes ...

O procedimento mais comum é a utilização de um alto ganho de circuito wich satura de saída. Um buffer de Smith-gatilho pode realizar isso.

Eu sei, eu já tentei com 74AC14 mas se ampliando e limpeza efeito nenhum traço de praça em tudo .. talvez demasiado lento para esse relógio de 10ns? E acredite em mim .. é uma condição sine quase perfeito Você pode me ajudar a melhorar sondagem ou determinar está medindo problema?

 

[andre_teprom]

Eu ainda não percebi o problema. Existe freqüência oscilator comum dividir para obter a base de tempo do relógio. Esta divisão é realizada por um flip-flop único. Assim, os resultados de saída em uma perfeita forma de onda de 50% duty-ciclo. Deve ficar claro que agora a sua base de tempo será 20ns (50MHz) e não mais 10ns (100MHz). + + +

 

[FvM]

Você está usando uma sonda appaerntly 10:01 passivo. O tem largura de banda suficiente, por exemplo, como a sonda Yokogawa de 500 MHz? Você está usando uma conexão de aterramento adequado? O fio de teste padrão chão vai apresentar indutância muito e distorcer a forma de onda consideravelmente. A curto bajonet anexo chão tipo dará uma ligação à terra aceitável. Para uma reprodução exata de um 100 MHz onda quadrada, uma capacidade de resistência baixa ou uma sonda ativa seria necessário.

 

[zuzu]

Caro FVM, exactlly, eu usei DL9000 âmbito série (muito caro, no trabalho) com 500MHz sonda 10:1 passiva que na Yokogawa site é classificado 500MHz bw, 14pF, 10 megaohms. Pode ser problemas de terra (protótipo estilo morto bug ... sorry), mas é por isso que eu usei no 74F04 testes primeiro, que é especificado Tp ~ 3.7nS com carga 50pF em 500ohms (eu não uso qualquer carga, apenas sonda) . Sinal de fase é pouco mudou quando as mãos sobre a sonda que é normal eu presumo a esta velocidade. Vou tentar melhorar as ligações à terra do inversor, que agora são curtos terminais (5mm) resistores. Nas outras mãos, como você apontou anteriormente, eu preciso disso para alimentar alguns EPMxx MAX II ou algum Cyclone (eu ainda não decidi). Quão forte (Vpp) relógio precisa ser AC se acoplado e entrada CPLD é definido como 1v5 e pré-tendenciosa em 1/2? Claro que eu possa fazer algumas experiências praticamente mas bom saber ...

 

[umesh49]

Como mencionado sobre Zuzu dispositivo poderia ser mais lento eu acho que o dispositivo deve ser avaliado para a ascensão e tempo de queda de menos de 1nsec a perceber a forma de onda parece quadrado.

 

[FvM]

Estritamente falado, tpd não tem a ver com formas de onda, apenas arranha-queda e tempo de questões. Mas, claro, eles são, em parte relacionada, quando se comparam famílias lógicas. Eu ainda acho, que o disse sine ondas são um caso de impróprio sondagem. Como já foi dito, você precisa de ligação à terra muito curto (diretamente no conector da ponta "coaxial") com o padrão de pontas de prova passivas. Se você estiver enfrentando problemas com freqüência de medição semelhantes, você deve pensar em uma baixa capacitância ativa ou passiva sonda resistiva. Mesmo um divisor 10:01 ou 20:01 formado por uma resistência de chip e um de 50 ohms cabo coaxial ligado à entrada do osciloscópio 50 ohm pode ser uma alternativa razoável. Fornecimento insuficiente também ignorando a porta lógica pode ser uma razão para ficar onda ruim. Quanto à interface do FPGA, eu preferiria um diferencial de I / O padrão se você não pode garantir a oscilação de tensão suficiente. Eu usei também receptores externos LVDS como conversor de nível. Como eles não são geralmente especificados para este modo de operação, você tem que verificar o comportamento empírico. Limiares Lógica de normas únicas FPGA encerrados não são bem especificados, então você tem que fornecer o nível de entrada suficiente, por outro lado, a gama de tensão máxima deve ser mantido de forma segura. Assim como uma idéia, que tal um auto circuito de entrada tendencioso FPGA utilizando uma saída invertida e uma resistência ôhmica alta?

 

[muthukumar_ece2004]

Você pode usar o comparador de alta velocidade em vez de usar 74 CIs da série!

 

[Einar M]

Eu concordo com o FVM. 74AC peças têm cerca de 20 ohm R produção em 3,3 por isso deve estar dando 1 NS de subida / descida vezes.

 

[zuzu]

Ok, agradece a todos muito por valiosos comentários. Decidi re-projetar falar um pouco com meus colegas .. Desde que eu preciso este sinal dentro FPGA só (e é proveniente de ext. Multiplicador analógico) vou tentar multiplicar dentro, bu usando PLL incorporado. Assim seno ao quadrado há mais necessidade. De qualquer forma, eu simulo um pouco alguns esquemática proposta por Sir Charles Wenzel em um de seus excelentes artigos, com bons resultados @ 100 MHz e eu postar aqui, se alguém precisa. Para níveis de produção sob 0.5Vpp é mantido sine, mas ao longo 0.7Vpp e até tp 2Vpp um belo efeito limitante aparece, o sinal é quadrado e, dependendo do R9 (e ou R3), valor pode ser ajustado para FPGA nível banco de I / O ( Eu escolho aqui 1V5). Sim é um MonteCarlo 9 níveis.