simulution síntese post usando ModelSim

[smqasim]

alguém pode me dar os passos para realizar a simulação pós-síntese / back-annotation usando ModelSim e aliança em detalhe Xilinx.

 

[news]

Gazeta Izwiestia donosi, że rosyjski regulator rynku telekomunikacyjnego zażądał od trzech amerykańskich firm internetowych (Facebook, Twitter i Google), aby rejestrowały obsługiwane przez siebie sieci społecznościowe i podporządkowały się innym wprowadzonym niedawno w Rosji przepisom. Regulator grozi jednocześnie, że jeśli tego nie uczynią, sieci takie będą w Rosji blokowane.

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[Kulprashant]

oi,
simulação de layout post necessidades. sdf, banco de ensaio e RTL como entradas.
janela de carga máxima do editor ModelSim encontra-se o SDF. opção de upload de arquivos.
Eu espero que você pegou meu ponto
tente para este
no que diz respeito,
kul.

 

[Renjith]

u ter escrito um testbench para PRGM ur?
Se assim for, ise dará ligações claras para fazer pós-síntese pós-P & R simulações.tão facilmente u pode fazer isso thrg a GUI.

 

[darylz]

você não pode usar o código de projeto RTL para simulação pós-síntese.as ferramentas de síntese dará um VHDL e um arquivo ou um arquivo sdf Verilog para você fazer isso.

 

[gold_kiss]

Oi,
Uma vez que você é feito com a síntese.Você terá seu Netlist e seu arquivo SDF.
Em síntese caso u uso FPGA, então você precisa Simprims

Agora você precisa adicionar o arquivo SDF em banco de ensaio ur.Você pode fazer isso por $ sdf_annotate ( "*. sdf");

ou, opcionalmente, você pode dizer o simulador para pegar o arquivo SDF durante o tempo de execução ou tempo de compilação.

Você também precisa adicionar atrasos na testbech ur.
u pode usar uma melhor ifdef `ou` ifndef assim .. para ur simulações normal e para a simulação netlist você pode escolher as opções de compilação em tempo

você precisa mais detalhada ...?PM me.

Gold_kiss