Simulando verilog netlists

[hacksgen]

Oi, Alguém pode me dizer como se pode simular um netlist verilog em editor virtuoso cadência. Eu tenho um módulo Verilog que foi sintetizado em um netlist nível verilog portão usando Synopsys. Eu quero simular este netlist nível portão em cadência sem importar este arquivo sintetizada como esquemática na cadência. Alguém pode me dizer como fazer isso. Eu tentei simular isso criando uma visão funcional do netlist nível portão e criar um símbolo e tht uso no esquema para a simulação. No entanto ele não funciona para mim. Todas as idéias quanto ao que eu deveria fazer? Obrigado

 

[cafukarfoo]

Oi Hackgen, acho que você deve perder a conexão de energia para o seu porta lógica. Por exemplo, você pode ver a porta lógica da sua biblioteca. Pode ter um pino de VDD e GND. Certifique-se de conectar os VDD e GND pino corretamente. Se não, sua saída será sempre '0 'porque o portão não está ligado. Espero que esta ajuda.

 

[hacksgen]

Oi, eu conectei os powersupplies. A simulação nível esquema funciona bem, mas é muito lento. Eu quero fazer a verificação portão nível do netlist synthesiszed em cadência. Obrigado