Será que a criação de tempo de um flip flop mudanças no projeto de ASIC?

[vlsitechnology]

Será que a criação de um tempo de mudanças flip flop?quando estamos a fazer qualquer projeto de design ASIC
Quero dizer, em qualquer sessão (prects, postcts, postroute e assim por diante) não muda
Responder-me
Tchau

 

[Amruth]

oi,
Sim, pode mudar porque varia matou sagacidade e carga

I hope u help itll

 

[vlsitechnology]

Mas isso nunca acontece eu acho BCZ thsose os valores já estão definidos na direita. Lib?Então como é que a mudança?

 

[lakshman.ar]

oi every1
Tsu de um doesnt FF variar se u fazer layout pré ou pós-layout ou ....b4 ou após CTS!

Mas o momento só entre FF variar, porque existem
1) atraso de células
2) atraso de interconexões

hwever apenas atrasar o causado devido à interliga variar B4 e após pagamento!

cos em pré-comprimentos de fio de layout são estimados utilizando WLM e na pós-layout valores parasitics RC são utilizados ...A análise, portanto, timing varia!

 

[sesl33]

vlsitechnology escreveu:

Mas isso nunca acontece Eu acho que BCZ thsose valores já estão definidos na direita. Lib?
Então como é que a mudança?