Se verilog caso vs

[dsairajkiran]

alguém pode explicar como se inferir caso e as declarações após a síntese lógica?

 

[umairsiddiqui]

if => codificador da prioridade
multiplexer caso =>

 

[JVNPAVANKUMAR]

No uso real que você pode usar um condion se sem satisfiying todas as combinações possíveis da condição
por exemplo
pretende implementar se a = 1 set output = 1 caso contrário output = 0
possíveis códigos Verilog para esta afirmação se usar por um usuário ingênuo

if (a == 1)

começo
op <= 1;
fim

if (a == 1)
começo
op <= 1;
fim
diferente
começo
op <= 0;
fim

switch (a)
começo
1'b0: begin
op <= 1;
fim
1'b1: begin
op <= 0;
fim
endcase
nos três exemplos acima o caso punho gera uma trava porque você havent dfined a condição mais esta probabilidade é maior se você tiver mais nenhum dos condtions a ser medido para que as pessoas dizem melhor usar caso em vez de se instrução

 

[rsrinivas]

umairsiddiqui escreveu:

if => codificador da prioridade

multiplexer caso =>

 

[phutanesv]

Declaração caso leva mux também reduz o tamanho do mux

if nenhum caso de prioridade
se prioridade, se outra declaração se

Esta é excatly correta há necessidade de se confundir

 

[tosonal.jain]

Se - mais há prioridade para a geração de hardware, enquanto a declaração caso não é usado para estruturas prioritárias.

U ver se queremos fazer um MUX 8:1 com 2:1 MUX utilizando-se outra declaração, em seguida, em síntese chegaremos a estrutura prioridade dar prioridade a qualquer um da entrada específica como por nosso código, mas se escrever o mesmo caso, utilizando, em seguida, teremos uma estrutura não hierarquizada, que, como tal, será necessária.

U pode muito facilmente compreender por escrever o código em VHDL e em seguida, à procura de seu relatório de síntese.

Espero que agora ur muito clara sobre o mesmo.