K
kunal1514
Guest
Qualquer organismo pode me dizer se "Funções" em Verilog são synthesizable ou não, se sim me fornecer alguma prova relevante. que é urgente.
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A
atmaca
Guest
ele depende do uso u compilador
B
beta0
Guest
Às vezes usamos a "função" ao circuito emplmention combinacional.
A
aji_vlsi
Guest
Funções quando usadas no contexto da RTL (o que significa a não utilização de $ tempo etc) são totalmente synthesisable. O que "prova" que você precisa? Para quem? Consulte a norma IEEE 1364,1, se necessário. Ou use sua ferramenta de síntese como uma prova. HTH Ajeetha, CVC www.noveldv.com