S
shaiko
Guest
Se as mudanças na freqüência de operação de um FPGA alterações / CPLD causa do consumo atual do Core ?
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vipinal, eu concordo com cada palavra. Entretanto, o teste revelou uma realidade diferente.Eu acho que o consumo de corrente aumenta. Mais freq significa que o flip-flops no interruptor fpga mais vezes por segundo. O que significa que a corrente média consumida pelo circuito será mais. Isto é o que eu acho.
joelby, como eu respondi para vipinlal? - Eu realmente pensei que seria ... No entanto, após o aumento da freqüência de clock dirigindo um Actel FPGA Igloo de cerca de 32KHz para um 50MHz - Eu vi absolutamente mudança zero (nem mesmo um único microamp) na corrente para o núcleo. Basta notar - o projeto que foi testado não era puramente combinatória - que tinha em torno de 1K de flip-flops operacional em uso. Estranho mesmo.Se o relógio está dirigindo lógica interna, então este é alimentado pelo "núcleo" de tensão. Portanto, a resposta à sua pergunta é sim. Por que você acha que ele não iria