relógio interno FPGA

[tooh83]

oi tudo
im usando EP1C3 FPGA, -8 grau de velocidade, eu quero atribuir seu relógio interno
como o CLK de entrada para um 4-bit contador cujo código VHDL é como mostrado
entidade contador é
port (
permitir, clk: in std_logic;
count: out std_logic_vector (3 downto 0)
);
contador fim;
arquitetura comportar-se de contador é
sinal inc: std_logic_vector (3 downto 0);
começo
process (clk, enable)
começo
Se enable = '1 'then
if (clk'event e clk = '1 ') then
inc <= inc 1;
count <= inc;
END IF;
END IF;
end process;
end comportamento;

Como posso fazer isso?thnx in advance

 

[Vishwa]

Oi

FPGA não tem nenhum sinal de relógio interno.Ele dedicou os pinos de relógio, de onde o relógio do sistema pode ser conectado a FPGA.FPGA não gera qualquer sinal de clock internamente.

 

[gota de orvalho]

Você pode usar o PLL em EP1C3 para gerar o relógio interno, mas o número é limitado.

 

[gliss]

Como pode o FPGA gerar um relógio, por si só?

 

[samcheetah]

Eu não sei sobre FPGAs Altera mas para FPGAs Xilinx você tem que ligar a entrada de clock do módulo para uma das entradas GCLK do FPGA.deve haver um oscilador de cristal externo ligado ao pino.deve haver algo muito simillar para FPGAs Altera.

não existe tal coisa como o relógio interno de um FPGA.você tem que ter um cristal externo conectado a uma das entradas de relógio global.sua única simulação em que você é capaz de gerar um relógio interno.

 

[sp]

dewdrop escreveu:

Você pode usar o PLL em EP1C3 para gerar o relógio interno, mas o número é limitado.

 

[Salma Ali Bakr]

Então, se eu estou usando um kit de desenvolvimento, por exemplo,
Eu deveria ligar o oscilador em que a GCLK como entrada para a FPGA
e se eu quiser obter clocks diferentes, eu deveria fazer um divisor de relógio, não é mesmo??

Eu ouvi sobre o DCM, o que é e pode ser qualquer útil??

obrigado,
Salma

 

[samcheetah]

Se você tem um kit de desenvolvimento, o cristal estará conectado a uma das entradas de relógio global.você vai ter que atribuir o pino do relógio de seu projeto de HDL para o pino para que o cristal está ligado (uma das entradas GCLK) usando a opção de atribuir os pinos da sua ferramenta de software.

como por exemplo, o cristal no Altium do kit de avaliação livedesign está ligado ao pino AA12 do XC3S400 FPGA.usando PACE, eu atribuo a entrada de clock do meu projeto Verilog para o pino AA12.

Se você quiser obter clocks diferentes você também pode ligar outro cristal para uma das entradas de relógio global.como por exemplo, o starter kit Spartan 3 tem uma tomada de cristal no qual você pode inserir um outro cristal.A outra opção é usar DCMs.há um monte de informações sobre DCMs na documentação do ISE.

Espero que ajude

 

[Salma Ali Bakr]

oi,

se eu quiser obter diferentes frequências de amostragem de um ADC, então eu deveria ter clocks diferentes para dirigi-lo com .... eu devo usar um divisor i relógio marca (em VHDL, por exemplo) para obter estas freqüências diferentes ou devo usar o DCM (como será diferente de qualquer ???)...

ou não vai funcionar em tudo e eu devo começar osciladores no próprio conselho de administração e usá-los

obrigado,
Salma

 

[Lonestar]

Oi Salma,
Eu acho que você pode usar o DCM em FPGA de um relógio com uma frequência diferente do relógio de entrada global.DCM pode gerar "bons" os relógios para você.
Espero que ajude.

 

[Iouri]

a tooh83: O que freqüência você quer executar o seu contador?

 

[shankarmit]

FPGA não tem relógio interno ..mas o conselho relógio tem embutido que vai para FPGA ..

basta ver o manual da placa será o nome do pino onde o relógio entra int FPGA ..

Se você atribuir esse pino ..depois que o relógio irá propagar suas obras e contador.Atenciosamente
Shankar
Tallika