relógio de design>

[novicevlsi]

oi tudo

consulte o documento em anexo.

qualquer um pode sugerir o melhor método de geração de D1, D2, D3, D4, D5, D6 ondas para o relógio dado no topo.

note que não deve haver quaisquer falhas em d1-d6 waveforms.
Se usarmos um contador síncrono e tentar decodificar a saída com um portão e ficamos falhas.

por isso, alguém pode sugerir o melhor método, evitando falhas, estas becoz
d1-d6 ondas estão a ser utilizados como relógios para desencadear outros circuitos.obrigado antecipadamente.

praven
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[bronzefury]

O seu design único uso flops que são acionados por-relógios borda de subida?

 

[Thomson]

Consulte a discussão sobre a forma de desenho livre de 4 muxed relógio geração glitch escrito por mim!

Você pode procurá-la usando o nome de "Thomson"Boa sorte!Thomson

 

[novicevlsi]

Caro bronzefury,

as formas de onda d1-d6 devem ser usados para acionar positivo flops gumes,

obrigado por responder,

praven

 

[bronzefury]

Oi,

Será que isso ajuda?Por favor, veja em anexo.

bronze
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[nand_gates]

Saída de código Verilog seguinte ....
Estou postando isso de novo uma vez ...
Espero que isso ajude!

Código:

sequencer módulo (clk, reset, D1, D2, D3, D4, D5, D6);

input clk, reset;

saída D1, D2, D3, D4, D5, D6;

reg [5:0] shift_pos, shift_neg;atribuir d1 = shift_pos [0] & shift_neg [0];

atribuir d2 = shift_pos [1] & shift_neg [1];

atribuir d3 = shift_pos [2] & shift_neg [2];

atribuir d4 = shift_pos [3] & shift_neg [3];

atribuir d5 = shift_pos [4] & shift_neg [4];

atribuir d6 = shift_pos [5] & shift_neg [5];always @ (clk posedge ou posedge reset) começar

se reset () começar

shift_pos <= 4'h1;

end else começar

shift_pos <= (shift_pos [] 4:0, shift_pos [5]);

final

finalalways @ (clk negedge ou posedge reset) começar

se reset () começar

shift_neg <= 4'h1;

end else começar

<Shift_neg shift_neg = ([] 4:0, shift_neg [5]);

final

finalendmodule / sequenciador

 

[novicevlsi]

Eu comecei a forma de onda desejada,

primeiro pré-flop e todos os outros são apuradas

ver a forma de onda e acompanha o diagrama do circuito,

a onda é glitch livre

O único problema parece ser de aumento linear de fracassos, a cada sinal de temporização adicional, mais um flop é necessária.

podemos design com o número mínimo de flops (como o calendário para 8 sinais, apenas 3 flops, em vez de 8)-Praven
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[bansalr]

Esta é uma saída do contador Ring.Para gerar 2 n estados ^ precisamos
2 ^ n flip-flops.

ou ir para Johnson contador e decodificá-lo

 

[bronzefury]

novicelsi,

Existe uma razão pela qual ciclo tem que ser 10/50?também, porque é flop contar um problema?você está correndo de quarto em seu chip?