Registre-se é ilegal no lado esquerdo?

[MAXFLI]

Oi tudo,

Eu estou usando Verilog para projetar um sistema.

Mas há um erro no meu código.
//-------------------------- a informação de erro ------------------- -----------
"Registrar é ilegal no lado esquerdo da atribuição contínua"
//------------------------------------------------ ------------------------

//--------------------------- meu código ------------------- ----------------

reg [31:0] gatilho;
reg [3:0] triggerinput [7:0];
atribuir gatilho [31:28] = triggerinput [0];
atribuir gatilho [27:24] = triggerinput [1];
atribuir gatilho [23:20] = triggerinput [2];
atribuir gatilho [19:16] = triggerinput [3];
atribuir gatilho [15:12] = triggerinput [4];
atribuir gatilho [11:8] = triggerinput [5];
atribuir gatilho [7:4] = triggerinput [6];
atribuir gatilho [3:0] = triggerinput [7];
//------------------------------------------------ ---------------------------

Como posso corrigir esse problema?

obrigado

 

[FVM]

1.Neste caso, escreva
Código:

wire [31:0] gatilho;