redefinição ao ligar circuito-ajuda!

M

mickey0908

Guest
que alguém por favor dizer como um projeto de energia no circuito de reset na condição de vdd 2,3-5,5, eo tempo de atraso é 20US. obrigado!
 
Nenhuma pergunta clara! Tente desenhar um diagrama de blocos descriping seu problema, e indicá-lo de forma mais clara .. Então, alguém pode entender e dicas para a solução ... Felicidades, Ahmad,
 
muito obrigado! O circuito POR precisa 20US retardado quando a fonte de alimentação adicionado. mickey0908.
 
[Quote = IanP] h ** p :/ / www.actel.com / documentos / POR_Circuit_AN.pdf Atenciosamente, IanP [/quote] este PowerOn tem dois problemas: 1> não pode funcionar se aumento VDD muito lentamente, por isso, necessita grande R &C; 2> por outro lado, se R, C são muito grandes, glitchs sobre VDD irá trig RESET, significa circurt será tempo de reposição para o tempo;
 
o problema falha pode ser resolvido se você usar o regulador de tensão interno para ligar o POR. O regulador deve ter PSRR bom.
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Atenciosamente, IanP [/quote] este PowerOn tem dois problemas: 1> não pode funcionar se aumento vdd muito devagar, para isso, precisamos R grande &C; 2> Por outro lado, se R, C são muito grandes, glitchs na vdd vai trig RESET, significa circurt será reposto tempo ao tempo; [/quote] o problema falha pode ser resolvido se você usar o regulador de tensão interno para ligar o POR. O regulador deve ter PSRR bom. [/Quote] você está certo, mas eu não acho isso PowerOn é bom. [Size = 2] [color = # 999999] Adicionado após 2 minutos: [/color] [/size] Atenciosamente, IanP [/quote] este PowerOn tem dois problemas: 1> não pode funcionar se aumento vdd muito devagar, para isso, precisamos R grande &C; 2> Por outro lado, se R, C são muito grandes, glitchs na vdd vai trig RESET, significa circurt será reposto tempo ao tempo; [/quote] você disse tão bom! mas como você sabe disso? [/quote] pode ser encontrado por simulação.
 
Oi, eu preciso fazer "Zero espera-corrente power-on do circuito de reset". Necessária para tornar a esquemática, que funciona da seguinte maneira: Se a tensão de alimentação é menor do que 2,1 V, então o valor na saída é igual à tensão de alimentação, se a tensão de alimentação é superior a 2,1 V, então a saída está ligado ao chão. O tempo muda de tensão de alimentação (Trise na imagem) pode ser infinitamente grande. Aqui está uma imagem Pode informar qualquer bom circuito? Desculpe se algo não estiver claro. Inglês não é minha língua nativa.
 
Se "zero espera corrente" está relacionada com a "sem tensão" fase, você pode usar qualquer circuito: não (oferta) de tensão - não ;-) atual. Eu recomendo um comparador (baixa potência) com alguma histerese. "Zero atual" durante ramp-up/down ou tensão de alimentação correta não é possível, eu acho. Pode ser feito com um consumo de corrente de menos de 100nA, no entanto. Algumas empresas chamam de "corrente zero" de qualquer maneira ;-)
 
Eu projetei um semelhante a Ficha ur mas consome cerca de 200nA (pior caso). teve um bandgap psuedo de baixa potência e de comparação para detectar os cruzamentos. eu vou tentar conseguir um esquema.
 
Se eu assumir que a frase atual "zero-standby" refere-se tanto a fase sem tensão e à fase de plena tensão, então eu pergunto por que você não usar apenas um único transistor PNP com uma Zenner para limitar a tensão de emissor para o limiar necessário? Isto irá conduzir apenas quando a tensão de alimentação está presente e abaixo da tensão de limiar. Adicionar uma resistência entre emissor e V + (linha de alimentação), uma resistência de entre o colector e 0v, e uma resistência de entre a base eo V + (para polarizar o transistor 'on' quando V + é inferior ao limiar). Ele irá conduzir quando a tensão de alimentação está entre cerca de 0.7volt e 0,7 volts de tensão abaixo do Zenner, a realizar através dos 2 resistores (em emissor e coletor), estes seriam escolhidos em função da carga que seria aplicada sobre o resistor de coletor.
 
Desculpe eu não escrever de uma vez. Eu trabalho em submicron processo CMOS com uma tensão de alimentação igual a 2,5 V. Eu uso IC Cadence. O principal problema é que não deve ser zero o consumo atual (não mais 10nA) quando a tensão estabelecida e eu não posso usar band-gap de referência. Existem muitos esquemas que são simples de implementar. Eles trabalham em um pequeno valor de Trise (1-300 nós), mas se, por exemplo, Trise é de 5 segundos, em seguida, o esquema não funciona. Um exemplo de um tal esquema foi dado. http://www.edaboard.com/attachments/21851d1169164626-por-2_3991-jpg DXNewcastle Você está certo, a frase "corrente zero-standby" refere-se a tanto na fase de não-tensão e para a fase de plena tensão.
 
Eu trabalho em submicron processo CMOS com uma tensão de alimentação igual a 2,5 V. Eu uso IC Cadence. O principal problema é que não deve haver consumo de corrente zero (não mais 10nA) quando a tensão de alimentação estabelecido
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Olá Henry, se você não precisa de alta precisão, você pode conseguir isso usando uma cadeia de Vt-diodos com muito longos canais, na ordem de 1:50 = W / L .. 1:100, s. o esquema abaixo. E você precisa de um insano longa PMOS (W / L ≈ 1:40000). Eu tenho usado os modelos 0.25μm: Talvez você possa usar um min. tamanho de dreno-a-granel PMOS ligados em vez da presente T7 terrivelmente longa, como descrito Neste trabalho [/URL] por Armin Tajalli et al. , livre para download [url = "http://infoscience.epfl.ch/record/118288/files/08_JSSC_STSCL_Tajalli.pdf?version=1" ] da EPFL Infoscience [/ URL (1700 s. Fig. 2, p.)]. Você vai precisar do Replica de Bias circuito (Fig. 5, p.1702), no entanto. Basta tentar e simular (e otimizar), com seus modelos de processo!
 
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