recuperação do relógio de fluxo de dados digitais têm freq específicas

[ducna]

Eu tenho alguns problemas com o problema: a partir de fluxo de dados digitais têm uma frequência específica (como E1 - mas é decodificado HDB3 - apenas 1-5V, 0 - 0V) como recuperar relógio de fluxo (fase da mesma, freq é específico) usando FPGA detalhe Xilinx Spartan 3 º, algumas pessoas dizem-me com DCM (Digital Clock Manager), mas DCM pode resolver este problema?e como
algum corpo conhecido por favor me dizer.Thanks a lot

 

[EDALIST]

O CDR é feito com circuitos de PLL baseado.
você pode usar um transceptor RocketIO encontrados em virtex2pro o Virtex4 do CDR.
buscar aplicações Xilinx alo.

 

[ducna]

Em primeiro lugar, agradecer EDALIST por sua ajuda, mas como eu vejo: a Xilinx tem algumas soluções sobre CDR:
XAPP224 - Recuperação de Dados - mas a saída muito especial (ver mais detalhes sobre este App)
Xapp250 - Relógio e recuperação de dados de fluxo de dados codificados - mas aparecer algum outro dispositivo, como VCO ou VCXO (recomendo MAXim2605-2609 de acordo com a Nota APP) e circuito adicional bastante complexa

também como eu vejo - alguns app tradicional usando DPLL código bastante simples, não use DCM de FPGA, use somente o HDL (VHDL, Verilog) para construir

Então, o que é melhor solução?Alguém pode me dizer sobre o problema?