reconfigurável códigos>

[Deepa]

Este é um código simples de um multiplexer * 1 mux 8, com 4 * 1 muxes.how posso mudar isso para conseguir reconfiguração dinâmica .. por favor me ajude neste tópicomódulo mux8_to_1 (i0, i1, i2, i3, i4, i5, i6, i7, s0, s1, s2, o);
input i0, i1, i2, i3, i4, i5, i6, i7, s0, s1, s2;
saída S;
o registro;
reg mux_out1, mux_out2;
MUX4_to_1 m1 (i0, i1, i2, i3, s0, s1, mux_out1);
MUX4_to_1 m2 (i4, i5, i6, i7, s0, s1, mux_out2);
mux2_to_1 m3 (mux_out1, mux_out2, s2, o);
/ / # # # Por favor, inicie o seu código Verilog aqui # # #
endmodule

módulo MUX4_to_1 (i0, i1, i2, i3, s0, s1, o);/ / # # # Por favor, inicie o seu código Verilog aqui # # #
input i0, i1, i2, i3;
saída S;
entrada s0, s1;
fio d0, d1, d2, d3;
o fio;

atribuir d0 = ~ ~ s1 & s0 &i0;
atribuir d1 = ~ s0 e s1 &i1;
atribuir d2 = s0 s1 & ~ &i2;
atribuir d3 = s0 e s1 &i3;
atribuir o = d0 | d1 | d2 | d3;
endmodulemódulo mux2_to_1 (i0, i1, s, o);
input i0, i1, s;
saída S;
o fio;
atribuir o = (i0 & ~ s) | (i1 & s);

/ / # # # Por favor, inicie o seu código Verilog aqui # # #
endmodule

 

[jarodz]

Para sua referência.

Código:

mux módulo

(

IN,

SEL,

OUT

);SEL_BITS parâmetro = 4;[Entrada (1 <<SEL_BITS) -1:0] IN;

entrada [SEL_BITS-1: 0] SEL;

saída OUT;ii integer;reg OUT;

always @ (IN ou SEL)

começar

for (ii = 0; <ii 1 <<SEL_BITS ii = ii 1)

começar

if (SEL == ii)

OUT = IN [ii];

final

finalendmodule