RDC para o IC Digital

[AiFi]

oi ..

Eu tenho problema quando corro RDC após a importação de arquivo para GDSII virtuoso, não é limpa, eu percebi que os erros foram provenientes das células norma em si .. por quê?é arquivo diferente RDC para o design digital comparar com design analógico?por favor me ajude ....

obrigado

 

[shilong_xu]

como eu sei, o processo deveria ter diferentes RDC diferente, porque a regra é a que corresponde um processo, como analógico e digital IC deve ter arquivo RDC diferentes

 

[AiFi]

oh really .... mas sinto-me confunda com o problema quando eu vejo o espaço mínimo entre MET1 para MET1 tem erro ... é também heppened para a camada de outros ..

 

[cadenceguy]

Std células são projetadas para o processo de partictular.
É o erro no próprio bloco, ou entre blocos sobrepostos?
Ie Via_cell

Será que o seu deck Manual & DRC têm os mesmos valores?

Normalmente, a RDC é mais abrangente, mas pode gerar erros falsos.

Certifique-se de que você está usando até decks data.
Verifique a sua fundição para a maioria dos decks até agora.

Divirta-se!