Quanto a fazer desenhos tristate baseada synthesizable

[pavankumarmnnit]

Oi everbody,
Estou tendo desenho (VHDL) para alternar banyan em que há condição de que alguns portos devem ser bloqueados em determinada situação ..assim, "É obrigatório que eu deveria usar tristates no meu desenho".Fiz codificação e sintetizado utilizando Xilinx ISE simulador lá deu aviso relativo tristates mas é sintetizado e eu também verificada simulação. Para mais geração padrões usando Preciso fazer "DFT compilador síntese".

Sou incapaz de fazer síntese em design compilador de tristates porque na minha concepção.o erro não é capaz de resolver conflitos tristate.Tenho inout ou tamponada portos que são bloqueados em alguns situação no meu código ................

Tentar ajudar nesta questão ...............

Thanks in advance ...................

 

[FVM]

Acho que você está falando interno tristate nós?

 

[FVM]

Tenho vindo a utilizar interno tristate em alguns desenhos com FPGA Altera Quartus e também com precisão RTL síntese na Malha toolchain.Presumo eu, que estão disponíveis com outros HDL síntese, também.

Para compreender as restrições em síntese interna de tristate nós, é importante saber, que CPLD, FPGA ou ASIC interno real tristate não têm capacidade, só unidirecional ponto-a-ponto ligações entre as células lógica.

Assim, um interno tristate construção tem sempre de ser traduzida para multiplexadores.Em um verdadeiro tristate circuito, vários motoristas podem expulsar simultaneamente (embora causando um ônibus contenção).Isto não pode acontecer no multiplexer circuito, todos os sinais para permitir que um concorrente particular tristate nó deve ser combinado com um sinal inequívoco multiplexer escolha.

Tristate conflitos internos, respectivamente síntese fracasso ususally acontecer, se nenhuma escolha clara multiplexer condição pode ser encontrado.Este pode ser o caso, provocar a seleccionar as condições são realmente conflitantes ou, pelo menos em parte desconhecida.Você tem que mudar o projeto para eliminar o problema.Como uma regra simples, selecione todas as condições devem ser calculados por assincrônico lógica a partir do mesmo conjunto sinal em modo exclusivo.

A outra opção seria a utilização, em vez de multiplexadores tristate nodos explicitamente em seu projeto.

 

[pavankumarmnnit]

if (s1 = 'Z' e s2 ='0 ') assim tantas declarações condicional utilizando Z estavam lá no meu programa .......Eu controlada Z usando permitir quando é nó de saída, mas internamente devo usar sinais para controlar ........sobre o que se baseia em declarações Z.Preciso de alguns sinais de ser definida quando s1 = 'Z'
etc ................

 

[FVM]

Citação:

Preciso de alguns sinais de ser definida quando s1 = 'Z'