G
godsun
Guest
alta latência média de atraso?então o que irá resultar em baixa freqüência, não é?
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M
Mirzaaur
Guest
latência não é necessário ter meios para baixar frequecny.Depende da arquitetura de concepção (pipe forrado / paralelo, etc ...) pode ser conseidered como o número de ciclos utilizados para colocar para fora após ter frequncy e pode ser muito maior.
que decidirá sobre a inferior ou superior frequecny é um atraso máximo de combinações caminho (caminho crítico atraso), em uma conduta arquitetura é possível demora no máximo duas fases.
Esperamos o seu claro!
todos os melhores,
que decidirá sobre a inferior ou superior frequecny é um atraso máximo de combinações caminho (caminho crítico atraso), em uma conduta arquitetura é possível demora no máximo duas fases.
Esperamos o seu claro!
todos os melhores,
G
godsun
Guest
agradecer, eu sei, mas eu não entendo o que está relacionado com latência.
chip terá um lento reset?
chip terá um lento reset?
G
Guru59
Guest
Pode ser este Eg.ajuda-te .......
Ex.: 133 MHz CL3 Device (7,5 ns por ciclo, 3 º ciclo pedido latência)
100 MHz CL2 Device (10 ns por ciclo, 2 ciclo pedido latência)
Primeira Bit estará disponível após:
Caso 1: 22,5 ns (7,5 * 3)
Caso 2: 20 ns (10 * 2)
Assim, pode afirmar-se como LOWER Latência melhor desempenho.
Mas, com uma capacidade de Burst Leitura 6 bits.
Caso 1: 60 ns (7,5 * 3 latência 7,5 * 5 após o primeiro)
Caso 2: 70 ns (10 * 2 10 * 5 latência após a primeira)
Então, pode-se afirmar que a maior velocidade Vitórias.
Ex.: 133 MHz CL3 Device (7,5 ns por ciclo, 3 º ciclo pedido latência)
100 MHz CL2 Device (10 ns por ciclo, 2 ciclo pedido latência)
Primeira Bit estará disponível após:
Caso 1: 22,5 ns (7,5 * 3)
Caso 2: 20 ns (10 * 2)
Assim, pode afirmar-se como LOWER Latência melhor desempenho.
Mas, com uma capacidade de Burst Leitura 6 bits.
Caso 1: 60 ns (7,5 * 3 latência 7,5 * 5 após o primeiro)
Caso 2: 70 ns (10 * 2 10 * 5 latência após a primeira)
Então, pode-se afirmar que a maior velocidade Vitórias.
M
maverick_mind
Guest
Latência é a quantidade de tempo decorrido entre contributos significativos aplicados e saída recebidas.Não está directamente relacionada com a freqüência.Latência é determinado pelo número de etapas entre a entrada e saída.
A periodicidade é determinada pelo caminho crítico atrasar ou seja, o atraso do caminho mais longo.
Infact se mais gasoduto fases são adicionadas ao desenho, o seu caminho crítico podem ser reduzidos e, portanto, a sua frequência pode ser aumentada, mas (em geral) latência também aumenta.
A periodicidade é determinada pelo caminho crítico atrasar ou seja, o atraso do caminho mais longo.
Infact se mais gasoduto fases são adicionadas ao desenho, o seu caminho crítico podem ser reduzidos e, portanto, a sua frequência pode ser aumentada, mas (em geral) latência também aumenta.
C
cdic
Guest
godsun escreveu:
agradecer, eu sei, mas eu não entendo o que está relacionado com latência.
chip terá um lento reset?
agradecer, eu sei, mas eu não entendo o que está relacionado com latência.
chip terá um lento reset?
C
caplash_vlsi
Guest
latência significa a diferença horária entre o seu contributo chegada em portos de entrada e saída é que, quando recebeu ....... assim que esta afeta diretamente o máximo.freq em que seu projeto vai funcionar .......