M
mhytr
Guest
Oi, estou tentando projetar o ciclo de recuperação de tempo no demodulator.If QAM i ter terminado o projeto do algoritmo do loop, então como posso verificar meu projeto no Matlab / Simulink? Como posso obter a entrada adequada I / Q dados e os dados de saída direita, o que pode ser usado para verificar minha implementação verilog? Muito obrigado!