Q: XC95144XL inout VHDL

[TheBorg]

Oi.

Eu já há algum tempo tentei usar o simulador Webpack da Xilinx, tenho definido um porto como porta de entrada / saída (barramento de dados de SRAM), não há problemas de escrita para o porto, mas eu não posso fazê-lo funcionar ao tentar ler a partir do porto de acordo com o simulador.

Eu adicionei o código de teste simples, que eu tenho a testet com inout, com o código abaixo uma escala de ler o barramento de dados, por isso, se alguém tem um corpo idear o que estou fazendo errado aqui?IEEE biblioteca;
IEEE.STD_LOGIC_1164.ALL utilização;
IEEE.STD_LOGIC_ARITH.ALL utilização;
IEEE.STD_LOGIC_UNSIGNED.ALL utilização;Contador é entidade
Port (EXT_SYS_Clock: em std_logic;
EXT_SRAM_Data: std_logic_vector inout (7 downto 0);
EXT_LATCH_Data: std_logic_vector out (7 downto 0));
Counter final;arquitetura comportamental do Contador é
TESTE: processo (EXT_SYS_Clock)
começar
if ("evento EXT_SYS_Clock e EXT_SYS_Clock = '1 ') então
EXT_SRAM_Data <= ZZZZZZZZ ";
EXT_LATCH_Data <= EXT_SRAM_Data;
fim se;

processo final;

final comportamental;
Obrigado pela vossa ajuda antecipadamente.

Cumprimentos

René

 

[nand_gates]

Este problema é comum toda a face novato VHDL!A solução é simples;
No testbench quando você está tentando ler dados que são supor para conduzir
"ZZZZZZ" no barramento de dados, e quando você está escrevendo dados para você conduzir o inout
ônibus com os dados!

 

[TheBorg]

Oi

Obrigado pela sua resposta, mas parece que eu ainda tenho um quistion, i allready na fonte para colocar meu exemplo "ZZZZZZZZ" no ônibus a mudar para ler, mas como eu tenho u i nderstood allso tem de fazê-lo no testbench ?

Eu uso o 'Simulação de Resultados Esperados Gerar "e eu relly tentaram descobrir onde colocar o zzzzzzzzz" no ônibus no testbench, mas sem olhar, a única stte um pode colocar agora é para '1' e ' 0 '?

Obrigado pela sua elp de antecedência.

Cumprimentos

René