puzzle> Pipeline design ADC's

[GaryHan]

Estou projetando uma 8bit 100MHz Pipeline ADC, eo resultado me deixou perplexo.
A estrutura é 1.5bit/stage * 5 fase 3bit/last.O resultado é que 1LSB está sempre errado.Alguém pode dar alguns conselhos?Ou alguma notação ponto chave?
Aditamentos: Neste projeto, há um S / H circuito, estágio de ganho (incluir OTAs), comparador dinâmico, e um circuito de polarização.Como sobre a especificação da chave destes circuitos analógicos?
Help!Thx!

 

[opamp741]

can u post esquemático da arquitetura ur .. descrição não é muito claro ..

 

[bambu]

U pode descrever seu problema de forma mais clara?
Em sua concepção, há 1.5bit/stage * 5 3 bit / último estágio.
Como você projeta o seu circuito de correção digital?
Como eu sei, vamos precisar de circuito digital de correcção para corrigir o código de resultado
de 1,5 bit / etapa e ignorar o último código.

 

[nxing]

Será que você verifique a saída da OTA a última etapa do?Eu tive o mesmo problema antes e descobriu que o problema veio da última etapa.

Boa Sorte!